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硅原子层刻蚀流程的速率优化
1
作者
白胜波
陈志华
+3 位作者
张焕好
陈高捷
曹世程
张升博
《物理学报》
SCIE
EI
CAS
CSCD
北大核心
2023年第21期274-286,共13页
随着半导体器件的关键尺寸缩减至纳米尺度,原子层刻蚀成为实现单原子分辨率的重要技术.由于原子层刻蚀通过解耦钝化与刻蚀两个自限性反应流程来实现对刻蚀材料的单层去除,存在刻蚀速率低的问题.基于此,本文通过耦合感性耦合等离子体放...
随着半导体器件的关键尺寸缩减至纳米尺度,原子层刻蚀成为实现单原子分辨率的重要技术.由于原子层刻蚀通过解耦钝化与刻蚀两个自限性反应流程来实现对刻蚀材料的单层去除,存在刻蚀速率低的问题.基于此,本文通过耦合感性耦合等离子体放电腔室模型、鞘层模型和刻蚀槽模型,研究了在Ar/Cl2气体和Ar感性耦合等离子体放电条件下,硅的单次原子层刻蚀流程的最优时间,并与传统固定时间的原子层刻蚀沟槽进行了对比,还研究了不同深宽比下原子层刻蚀循环的时间变化规律.结果表明,当钝化过程为表面SiCl2的比例最高时,单次原子层刻蚀循环的时间最短,且表面质量较好,多原子层刻蚀循环的刻蚀效率有较大提升;此外,随着深宽比的增加,原子层刻蚀中的钝化和刻蚀时间随之增加,理想条件下呈线性关系.
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关键词
原子层刻蚀
钝化和刻蚀时间
钝化物组分
深宽比
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职称材料
题名
硅原子层刻蚀流程的速率优化
1
作者
白胜波
陈志华
张焕好
陈高捷
曹世程
张升博
机构
南京理工大学
出处
《物理学报》
SCIE
EI
CAS
CSCD
北大核心
2023年第21期274-286,共13页
文摘
随着半导体器件的关键尺寸缩减至纳米尺度,原子层刻蚀成为实现单原子分辨率的重要技术.由于原子层刻蚀通过解耦钝化与刻蚀两个自限性反应流程来实现对刻蚀材料的单层去除,存在刻蚀速率低的问题.基于此,本文通过耦合感性耦合等离子体放电腔室模型、鞘层模型和刻蚀槽模型,研究了在Ar/Cl2气体和Ar感性耦合等离子体放电条件下,硅的单次原子层刻蚀流程的最优时间,并与传统固定时间的原子层刻蚀沟槽进行了对比,还研究了不同深宽比下原子层刻蚀循环的时间变化规律.结果表明,当钝化过程为表面SiCl2的比例最高时,单次原子层刻蚀循环的时间最短,且表面质量较好,多原子层刻蚀循环的刻蚀效率有较大提升;此外,随着深宽比的增加,原子层刻蚀中的钝化和刻蚀时间随之增加,理想条件下呈线性关系.
关键词
原子层刻蚀
钝化和刻蚀时间
钝化物组分
深宽比
Keywords
atomic layer etching
passivation and etching time
the component of passivated layer
aspect ratio
分类号
TN304.12 [电子电信—物理电子学]
下载PDF
职称材料
题名
作者
出处
发文年
被引量
操作
1
硅原子层刻蚀流程的速率优化
白胜波
陈志华
张焕好
陈高捷
曹世程
张升博
《物理学报》
SCIE
EI
CAS
CSCD
北大核心
2023
0
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职称材料
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