基于FPGA的自动变模全数字锁相环的设计

为了缩短全数字锁相环的捕捉时间,减少同步误差,本文提出了采用双D边沿鉴相器和自动变模控制器相结合的方法,并通过基于Quartus Ⅱ和ModelsimSE的软件仿真对该全数字锁相环的性能进行了验证.仿真结果表明,当进入锁相区时,锁相环趋于动态稳定,只在较小的相位差之间来回摆动,该设计可有效地克服环路捕捉时间与抗噪声性能的矛盾.