高速通信系统中并行CRC计算及电路实现

针对高位宽数据情况下的循环冗余校验码(Cyclic Redundancy Code, CRC)电路计算工作频率较低以及资源占用过多的问题,设计并实现了一种并行CRC计算方法。该方法将CRC计算拆分为数据CRC计算和余数CRC计算两个部分,余数CRC计算由多个余数CRC计算模块级联完成,数据CRC计算模块由固定逻辑表达式实现,对二者计算结果做模二加法即得到CRC计算结果。根据数据长度选择相应的数据CRC计算模块和余数CRC计算模块的组合,以适应高位宽可变数据长度的CRC计算。以100 Gbps远程直接数据存取(Remote Direct Memory Access, RDMA)通信系统中的1 024 bits数据位宽CRC-32的计算为例,在VCU118开发板上实现了该算法的硬件电路。实验结果表明,所提设计仅使用4 760个查找表和2 658个触发器,整个系统带宽最高可达97.85 Gbps,最高工作频率可达326 MHz。与其他相关方法相比,提出的方法具有较高的工作频率且资源占用较少。

用于CDR电路的相位插值选择电路设计

时钟数据恢复电路是高速多通道串行收发系统中接收端的关键电路,其性能的优劣直接影响了整个系统的功能。描述了双环时钟数据恢复电路利用相位正交的参考时钟进行工作的原理,分析了传统的正交时钟产生方案,提出一种新的相位插值-选择方案并给出了CMOS电路实现。在SMIC0.18μm CMOS工艺下采用Cadence公司的仿真工具Spectre进行了晶体管级验证,结果显示,利用该电路恢复出来的时钟对数据进行重定时,能较好地消除传输过程中积累的抖动,有效地提高了输入抖动容限。

建立可扩展验证核的方法研究

提出一种可扩展验证核的结构,根据该结构建立了一个面向光通信应用领域SDH系列芯片验证的可扩展验证核VIP,验证人员通过文本编辑,可以产生验证所需要的XML配置文件,VIP根据配置XML文件,产生仿真激励并在线检查仿真结果.

建立SDH系列芯片验证平台

针对同步数字系列 (SynchronousDigitalHierarchy ,SDH)芯片开发的验证平台 ,利用事务和断信技术 ,采用模块化结构设计 ,层次结构清楚 ,具有良好的可重用性 用该测试平台验证了设计的超百万门的SDH成帧芯片的功能 实践表明 。

数/模混合信号设计验证中主要问题的分析

数/模混合片上系统的发展日新月异,为保证产品良率,芯片投片前的验证是片上系统设计流程中的关键环节。在数/模混合信号验证方法中,如何对整个混合信号设计的数字模块和模拟模块进行划分,以及如何完成两类模块间数字信号和模拟信号的相互映射传输,是混合验证中的两个主要问题。以一个1∶2解复用的混合信号设计为例,对这两个问题进行了分析讨论,同时从工具角度对两类仿真器之间的同步做了论述,最后采用Cadence的Virtuoso AMS Simulator工具进行了完整的混合信号验证。

构造特定应用领域芯片验证环境的方法讨论

由于IC设计复杂度日益增加,用于IC设计功能验证的时间占到整个设计周期的60%～70%.我们认为针对某个领域的产品,开发可配置的验证环境是验证领域的一个方向,本文重点讨论开发特定应用领域芯片的验证环境方法,并介绍了根据该方法,我们开发的一个面向SDH领域系列芯片的验证环境.

高速CMOS时钟数据恢复电路的设计与仿真

针对2.5Gb/s高速收发器采用SMIC 0.18μm CMOS工艺,设计了双环半速率时钟数据恢复电路,其中锁相环环路为时钟数据恢复电路提供16相1.25GHz、等相位间隔的参考时钟,CDR环路包括采用电流模式逻辑的前端1:2解复用电路、基于相位插值与选择的时钟恢复电路、可以消除亚稳态的超前滞后采样型鉴相器电路,以及基于精度可预置的"折半与顺序查找"相位选择算法的数字滤波器电路.采用SpectreVerilog进行数模混合仿真,结果表明电路可以正确处理2.5Gb/s差分输入数据,完成时钟恢复与数据重定时.

2.5 Gbps收发器中相位锁定检测电路的设计与仿真

相位锁定检测电路是锁相环环路的关键电路,其性能的优劣直接影响了整个系统的工作。本文描述了相位锁定检测电路的工作原理,根据项目实际提出一种相位锁定检测方案,按照全定制设计流程采用SMIC0.18μm CMOS混合信号工艺完成了电路的设计、仿真。结果表明该电路在2.5 Gbps收发器电路中可以稳定可靠地工作。

2.5Gbps收发器中1:2解复用电路的设计

在2.5 Gbps高速串行收发系统接收端中1到2解复用电路位对于降低内核工作速度,减轻设计压力,提高电路稳定性起着关键作用。本文描述了基于电流模式逻辑的解复用电路工作原理,按照全定制设计流程采用SMIC0.18um混合信号工艺完成了高速差分数据的1到2解复用,并采用SpectreVerilog进行了数模混合仿真,结果表明该电路在2.5 Gbps收发器电路中可以稳定可靠地工作。

高速收发器中解复用电路的设计

采用SMIC 0.18μm CMOS工艺,设计了高速收发器中双模1:8/1:10解复用电路。解复用电路采用半速率结构,基于电流模式逻辑完成对2.5 Gb/s差分数据1:2解复用电路;基于交替反相的锁存器和反馈逻辑完成双模4/5时钟分频和占空比调节;通过适当的相位控制实现了由相位控制链、交替存储链和同步输出链构成的1:4/1:5模式可选的数字CMOS解复用电路;1:2与1:4/1:5解复用级联完成1:8/1:10串并转换。采用数模混合仿真方法对电路进行仿真,结果表明该电路能可靠工作。

G比特级通用可逆计数器的CMOS电路设计

在数字锁相环中,可逆计数器是组成数字滤波器的关键电路,本文讨论了通用可逆计数器的工作原理,推导出了电路的逻辑表达式,并设计了五位且可扩展的可逆计数器的电路原理图。采用仿真器NC-Verilog进行了功能验证,同时采用CMOS电路实现了整体功能,最后利用Cadence的Spectre给出了该电路在0.18um CMOS工艺下的晶体管级仿真结果,电路最高工作频率可以达到1.25GHz;而利用Synopsys的Design Compiler对规范书写的Verilog模块在相同工艺下进行逻辑综合得到的电路最高频率只能达到800MHz。

CMOS分频电路的设计

本文讨论了用于高速串行收发系统接收端的时钟分频电路的设计。通过对扭环计数器工作原理的分析,提出了一种基于类扭环计数器的分频电路,该电路可以模式可选的实现奇数和偶数分频,并达到相应的占空比。所设计电路在SMIC 0.18um CMOS工艺下采用Cadence公司的Spectre进行了仿真,结果显示电路可对1.25GHz时钟完成相应分频。

一种新型的片内上电复位电路的设计

采用0.5um BiCMOS工艺设计了一种用于电源检测的上电复位电路。本文通过对比传统的上电复位电路,提出了一种结构新颖简单,性能可靠稳定的电路,最后利用Candence的Spectre给出了该电路在CSMC 0.5um工艺模型下的仿真后,结果表明,该电路的起拉电压相对稳定,受上电速率、温度和工艺的影响很小,性能远远优于传统的上电复位电路。

一种结构简单的CMOS带隙基准电压源设计

本文提出了一种结构简单高电源抑制比的CMOS带隙基准电压源,供电电源3.3V。采用CSMC 0.5um CMOS工艺。Spectre仿真结果表明,基准输出电压在温度为-40～+80℃时,温度系数为45.53×10-6/℃,输出电压在电源电压为2～5V范围内变化小。电源抑制比达到-73.3dB。

各向异性滤波器的硬件实现

在计算机图形学中,通常采用各项同性滤波器逼近异性滤波器以减少纹理映射中发生纹理走样,逼近算法中实现MIP-MAP层级包含计算覆盖区域边长以及求对数等操作,用二次逼近或者Cordic算法等实现时电路较大.为了易于算法的硬件实现,提出用线性逼近计算覆盖区域边长和对数的算法.该算法用一次移位和一次加法实现覆盖区域边长计算,用一次加法实现对数计算,降低了硬件实现成本.在Xilinx的ZC706开发板上实现了文中算法,实验结果表明,该算法所计算MIP-MAP的层级数与原算法的计算误差绝对值为1的概率为7%.