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题名紧耦合异构线程处理器
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作者
李文青
齐寒
肖子原
朱威浦
王剑
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机构
处理器芯片全国重点实验室(中国科学院计算技术研究所)
中国科学院大学计算机科学与技术学院
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出处
《高技术通讯》
CAS
2023年第2期113-123,共11页
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基金
中国科学院战略性先导科技专项(XDC05020100)资助项目。
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文摘
异构计算为系统达到更高的性能功耗比提供了新的思路和方向,但异构系统中中央处理器(CPU)和加速器协同执行任务的过程中大量的控制信号传输和数据搬运始终是系统性能的一个重要瓶颈。对此,本文提出了一种紧耦合异构线程处理器结构,包括一个硬件CPU线程和一个硬件加速器线程,二者采用流水线紧耦合的硬件线程间通信接口和共享存储的方式降低了通信代价,大幅提高了系统性能。为验证该结构的优势,本文在开源BOOM核的基础上设计了硬件线程间通信接口,实现了一个具有高级加密标淮(AES)加速器的紧耦合异构线程处理器,并在现场可编程门阵列(FPGA)上进行了评估。结果显示,在加密任务中,该处理器吞吐量约是Intel Comet Lake使用AES指令集(AES-NI)的5.7倍,是BOOM平台上仅使用通用指令的4000倍。实验进一步验证了通过CPU和加速器快速通信实现的细粒度并行可以取得更多的性能收益。由此得出结论:该结构能敏捷地将加速器整合到CPU周围,有效降低了通信时间,实现CPU线程和加速器线程的细粒度并行,有效地发挥出异构计算的优势,取得可观的性能收益。
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关键词
异构计算
异构接口
紧耦合
通信
细粒度并行
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Keywords
heterogeneous computing
heterogeneous interface
tight coupling
communication
fine-grained parallelism
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分类号
TP332
[自动化与计算机技术—计算机系统结构]
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题名基于RISC-V的计算机系统综合实验设计
被引量:6
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作者
孙卫真
刘雪松
朱威浦
向勇
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机构
首都师范大学信息工程学院
中国科学院计算技术研究所
清华大学计算机科学与技术系
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出处
《计算机工程与设计》
北大核心
2021年第4期1159-1165,共7页
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文摘
针对目前高校计算机系统各课程实验衔接不紧密、实验成本较高的问题,提出设计基于小型FPGA开发板、以RISC-V CPU和Rust操作系统内核为核心的计算机系统综合实验平台。硬件实验以在低成本FPGA芯片上搭建picorv32 RISC-V CPU为核心,软件实验以在硬件实验基础上移植Rust编写的rCore教学操作系统为核心。以较低成本在同一平台完成计算机组成原理与操作系统实验设计,使其形成一个有机的整体,在资源与成本有限的情况下构建一个较为完整的实验体系。实例结果表明,实验平台以软硬件协作的方式,适应技术的发展,及时更新实验内容,可满足高校计算机系统教学综合实验的基本要求。
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关键词
RISC-V
系统编程语言
组成原理实验
操作系统实验
软硬件协作
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Keywords
RISC-V
system programming language
composition principle experiment
operating system experiment
software-hardware cooperative
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分类号
TP301
[自动化与计算机技术—计算机系统结构]
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