一种时钟切换电路

本设计提出一种用于切换多路异步时钟的电路,能够避免输出时钟产生毛刺,并且该设计电路结构简单,易于实现和扩展。

一种高频时钟分频电路

本设计提出一种用于对高频时钟进行多级分频的电路,具有低延迟的特点,能满足分频后的时钟和源时钟具有相对同步的相位关系,同时面积相对较优。

一种GDDR6 WCK2CK校准延迟调整方法

相对于低功耗系列的DRAM产品,GDDR6对数据带宽的要求更高,其数据传输速率达到了16 Gbps,因此需要独立的高频数据时钟WCK(4 GHz或8 GHz)来传输读写数据,而命令和地址信息则采用相对低频的时钟CK(2 GHz)来传输。为了同步命令时钟和数据时钟之间的相位,GDDR6采用了WCK2CK校准的概念,通过内部分频器对WCK进行分频,之后再经过鉴相器和CK相位进行比较并将结果反馈给控制器来决定增加还是减少WCK的相位。由于WCK频率很高,其脉冲宽度很小,8 GHz时其脉冲宽度仅有62.5 ps,在WCK2CK校准调整WCK相位的过程中,其脉冲宽度有可能会进一步减小从而在传输的过程中可能被丢失,从而会造成校准失败。本文提出了一种WCK2CK校准时控制WCK的方案,通过在校准时调整WCK相位之前关闭特定周期的WCK,在相位调整结束后再打开WCK时钟,从而避免了脉冲丢失,并且保证了WCK分频后的相位和校准结果的正确性。

一种LPDDR4 ZQ校准锁存电路

低功耗第4代双倍速率(Low Power Double Data Rate 4,LPDDR4)同步动态随机存储器(Synchronous Dynamic Random-access Memory,DRAM)中,ZQ校准完成之后生成与ZQ校准时钟同步的内部更新时钟来更新缓存的ZQ校准代码,当收到校准锁存命令后将其锁存到OCD(off chip drive)。然而,由于校准锁存命令是根据ZQ校准电路外部的主时钟产生的,与更新时钟是异步的,两者可能会太接近,更新和锁存校准代码同时发生,从而锁存错误的校准代码。本文中电路可以检测更新时钟和锁存命令的位置关系,如果两者在一个设定的时间窗口,则门控出下一个锁存脉冲再次锁存校准的结果,保证锁存时校准结果是稳定的。