一种全硬件动态指令翻译模型

文章在研究分析DAISY和Cruseo(tm)这两款处理器后,针对X86指令集系统提出一种全硬件的动态翻译模型。该模型用RISC内核实现X86操作,指令翻译和转换完全用硬件实现。对于X86指令长度不定,取指部件效率不高,该模型使用多队列取指;RISC内核的执行采用路径预测技术。它的优点是在兼容的基础上尽可能地提高处理器性能。

一种面向CMP的可变相联度混合Cache结构

以V-Way Cache结构为原型,提出一种面向CMP的可变相联度混合Cache结构CMP-VH.CMP-VH将最后一级片上Cache划分成一种优化的私有/共享结构,Tag私有,数据部分私有部分共享.采用基于数据块的重用信息替换策略,提供显式和隐式两种机制在核间对共享数据进行容量划分.并行程序负载SPLASH-2的模拟实验结果表明,CMP-VH具有比单一的私有/共享结构更好的整体性能.

一种低开销的异构可变相联度二级Cache结构

V-Way Cache结构利用存储访问在组之间分布的不均匀性,根据需求动态调整组相联度,具有比传统Cache结构更有效的资源利用率。然而,V-Way Cache结构组相联度调整以增大Tag阵列容量为代价,增加了面积、功耗等开销,且Tag阵列利用率不高。对V-Way Cache结构进行优化,提出一种低开销的异构可变相联度Cache结构HV-Way Cache。HV-Way Cache采用异构Tag阵列组织,通过允许多个组共享Tag项资源以缩减Tag路容量;Tag项替换信息以组为单位组织,挑选最久没有被使用的项作为被替换项。使用Cacti和Simics模拟器进行模拟实验,结果表明HV-Way Cache结构能以很少的性能损失实现面积、功耗开销的极大降低。