基于先进FDSOI SRAM的存内计算架构实现快速与低功耗的CNN处理

提出了一种新的存内计算架构,用于实现快速与低功耗的卷积神经网络处理。其中主要特点包括:(1)有别于忆阻器与电阻式记忆存储器等架构,文中的计算与储存单位,采用静态随机存取存储器比特单元,如此可以随着工艺的持续微缩而降低面积与功耗。(2)采用先进全耗尽绝缘体上硅工艺,除了享有工艺微缩带来的高速外,全耗尽绝缘体上硅在维持模式下的极低功耗具有明显优势,同时全耗尽绝缘体上硅的良好均匀性也可以减少计算误差。(3)整个架构都是以数字电路完成,不但实现简单,也避免采用在功耗面积速度上都处于瓶颈的模数转换器等电路,也无需考虑各位线上的加法造成的累加误差。基于静态随机存取存储器比特单元,首先提出一种可以在1个时钟周期内完成的纯数字的乘积累加架构,之后基于澳芯公司目前的22 nm全耗尽绝缘体上硅工艺,进行仿真,得到下列结果:(1)每个存储计算的比特单元,具有极佳的漏电,特别在0.4 V的维持状态下,加上特有的反向偏压(+/-2.0 V),功耗可低至同类工艺的75%。(2)从N×N输入矩阵进入存储权重的静态随机存取存储器矩阵内,得到二者的点积结果,速度可达2.5 Ghz以上。并且此结构可以被复制,平行实现该卷积神经网络层所有特征图需要的乘积累加计算,文中的例子,可以提供每秒4.375万亿次的计算能力。(3)完成一层卷积神经网络的计算储存结构,包括周边的位移加法电路,以文中的例子,面积仅需要120×120μm2。由以上结果,此架构非常适合人工智能的边缘计算应用。