基于45 nm SOI CMOS的56 Gbit/s PAM-4光接收机前端设计

在光接收电路设计中,光电二极管的寄生电容以及大的输入电阻会导致接收机带宽下降,造成严重的符号间干扰(Inter-Symbol Interference,ISI)。噪声性能是高速跨阻放大器(Transimpedance Amplifier,TIA)最重要的指标之一,跨阻值决定系统的噪声性能,同时也限制了数据速率。针对100G/400G互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)光接收机应用,基于45 nm绝缘衬底上的硅(Silicon-On-Insulator,SOI)工艺设计了一种采用四电平脉冲幅度调制(4-level Pulse Amplitude Modulation,PAM-4)、工作速率为56 Gbit/s(28 Gbaud/s)的低噪声光接收机前端放大器。小带宽TIA和用于带宽拓展的跨导/跨导(g_(m)/g_(m))放大器组成两级接收前端,在改善噪声性能的同时有效提高了带宽。采用反相器结构来增大先进CMOS工艺下的跨导和改善线性度。可变增益放大器(Variable Gain Amplifier,VGA)采用折叠Gilbert结构设计,采用并联峰化电感来提高带宽。整体电路的增益动态范围为51.6~70.6 dB,-3 dB带宽达到20.1 GHz;等效输入噪声电流密度为17.3 pA=Hz^(12);电路采用GF 45 nm SOI CMOS工艺实现,在1.1 V和1.3 V电源电压下功耗为65 mW;版图核心面积为600μm*240μm。

带参考通道的时间交叉ADC数字后台校准方法

设计实现了一种带参考通道的时间交叉ADC(TIADC)通道误差数字后台实时校准方法。参考通道ADC与TIADC各个子通道ADC依次对齐,对同一输入信号在同一时刻进行采样并转换,输出差值被用在数字后台LMS自适应校准算法中以计算通道间的失配误差估计值,实现对各通道失调失配、增益失配和采样时刻失配造成误差的实时校准。FPGA实验结果表明,应用于12 bit,4通道,采样频率400 MS/s的TIADC中,归一化输入频率fin/fs=0.134时,在失调误差、增益误差和采样时钟误差分别为5%FSR、5%和1%Ts条件下,校准后信号噪声失真比(SNR)和无杂散动态范围(SFDR)分别提高了约19.61 d B和28.28 d B,为73.83 d B和86.15 d B,有效位达到11.96位。本校准方法计算复杂度低、易于硬件实现,能够应用于任意通道数的TIADC校准。

一种低功耗OOK/DBPSK超宽带发射机

基于格罗方德0.18μm CMOS工艺,提出了一种新型的低功耗OOK/DBPSK超宽带脉冲发射机。采用了简单的结构,极大减少了能量消耗。结果表明,该发射机在2 Mbit/s的数据率下,载波带宽为3~5 GHz,平均功耗仅为270μW。该发射机可支持的最高数据率为30 Mbit/s。在2~30 Mbit/s数据率下,该发射机可在100Ω负载上达到1~3.3 V的差分输出峰峰值。该发射机适用于无线局域网,并可提供精确定位支撑。

一种低功耗C类LC压控振荡器

采用SMIC 65nm标准CMOS工艺,设计了一种新型的低功耗电容电感压控振荡器(LC VCO)。采用幅度监测负反馈技术,保证振荡器正常启动并且工作于C类工作状态,最大程度地增加输出摆幅。与常规C类电容电感压控振荡器不同,采用电流复用技术可以在保证性能不变的情况下使VCO的功耗下降50%。后仿真结果表明,在1.2V电源电压下,该压控振荡器的功耗为1.1mW,相位噪声为-123dBc/Hz@1MHz,FOM为190,振荡频率范围为2.3~2.6GHz,可调谐范围为12%。

3GHz低杂散锁相环中的低失配电荷泵

基于SMIC 40nm CMOS工艺,提出了一种改进型电荷泵电路。在传统电荷泵锁相环中,电荷泵存在较大的电流失配,导致锁相环产生参考杂散,使锁相环输出噪声性能恶化。设计的电荷泵电路在电流源处引入反馈,降低了电流失配。仿真结果表明,在供电电压为1.1V,电荷泵充放电电流为0.1mA,输出电压在0.3-0.7V范围变化时,电荷泵的电流失配率小于0.83%,锁相环的输出参考杂散为-65.5dBc。

一种基于NTC的体温传感器测量误差分析及校准技术

该文设计了一款基于NTC热敏电阻的可穿戴式体温传感器,阐述了基于NTC的体温传感器的设计原理及实现方法。文中对体温传感器的温度测量误差来源进行了详细分析,给出了ADC误差自动测量和校准的方法。实验结果表明,经校准后的体温传感器其测量精度误差小于±0.04 oC。该体温传感器具有精度高、体积小和功耗低的优点。

一种低功耗环形振荡器的噪声分析与设计

介绍了一种采用CSMC 0.153μm CMOS工艺制作的差分环形振荡器。分析了环形振荡器延时单元的选取和设计原理,以及输入差分对管跨导和负载电阻对环振相位噪声的贡献,得到负载为线性区偏置MOS管时低功耗低相位噪声环振的设计方法。在相位噪声变化较小时,采用电容阵列结构拓宽了环形振荡器频率的调谐范围。测试结果表明,该环形振荡器输出频率范围为513 MHz^1.8GHz;在振荡频率为1.57GHz频偏1MHz处,相位噪声为-84.11dBc/Hz,功耗为3.88mW。

一种7~13GHz低插损6位数字衰减器

设计了一种基于0.25μm GaAs p-HEMT工艺的低插损6位数字衰减器。采用Pi型衰减结构与T型衰减结构级联的方式,实现低插入损耗和高衰减精度。采用相移补偿电路减小附加相移,采用幅度补偿电路提高衰减精度。仿真结果表明,在7~13GHz范围内,该数字衰减器的RMS幅度误差小于0.5dB,插入损耗小于5.6dB,10GHz时1dB压缩点的输入功率约为29dBm,附加相移为-7°~+6.5°,输入输出回波损耗小于-11dB。芯片尺寸为2.50mm×0.63mm。

一种使用增益校准技术的ΔΣ时间数字转换器

提出了一种使用门控环形振荡器及级间增益误差校正技术的1-1MASH结构ΔΣ型TDC.该TDC使用两个GRO-TDC级联,实现二阶噪声整形.采用基于电荷泵的大增益时间放大器进行级间放大,进一步降低了TDC的量化噪声.使用一种级间增益校准技术校正时间放大器增益误差与两级GRO的频率失配.该TDC在SMIC 40nm 1P8M CMOS工艺下设计和仿真,实现了宽带宽、高精度(低带内积分噪声)、大动态范围.

一种改进运放共享结构的11位流水线ADC设计

对流水线模数转换器(ADC)的运放共享结构进行了改进,设计了一款应用于超高频RFID系统的11位100 MS/s采样率的流水线ADC.该ADC将采样保持电路和第一级余量增益电路共享同一个运算放大器,从而提高运算放大器的电流效率,进而减小功耗.运算放大器采用两对差分输入一对差分输出的、带增益自举的直筒式结构.通过使用对称栅压自举开关,减小了连接虚地的开关,流过大电流时,注入电荷的失配.采用此运放共享思路设计的11位流水线ADC,在奈奎斯特采样时,有效位数是10.6bit,SFDR为71.2dB,SNDR为65.5dB,功耗为52mW.

基于SST驱动器的低功耗10 Gbit/s发射机

基于SMIC 40nm CMOS工艺,提出了一种可适用于背板与芯片互连的10Gbit/s低功耗发射机。该发射机由半率前馈均衡器、时钟信号接收电路和源串联终端(SST)驱动器组成。前馈均衡器采用半率结构,以降低发射端的时钟信号频率。通过对发射端信号进行预加重,消除了码间干扰的影响。改进了SST驱动器的输出阻抗校准电路,解决了输出阻抗在不同工艺角下的波动问题。在相同输出摆幅下,SST电压模式驱动器的功耗为传统电流模式(CML)驱动器的1/4。结果表明,发射机的数据率为10Gbit/s,传输信道在5GHz Nyquist频率处的衰减为14.2dB。在1.1V电源电压下,传输信道输出信号的眼高为147 mV,眼宽为79ps。发射机的总功耗为20.6mW。

一种用于10Gb/s Serdes的40nm CMOS锁相环

提出了一种应用于10Gb/s高速串并接口电路(Serdes)的高性能锁相环。采用正交压控振荡器(QVCO)实现4路等相位间隔的5GHz时钟,输出采用2分频单转差缓冲器,实现可忽略相差的8路等相位间隔的2.5GHz时钟。电荷泵中采用负反馈技术,以提高电流匹配性能。在SMIC 40nm工艺下完成设计,在1.1V的供电电压下,锁相环的总电流为7.6mA,输出5GHz时钟在10kHz^100 MHz积分范围内的均方根抖动约为107fs,芯片尺寸仅为780μm×410μm。

一种峰值电流模两相交错Buck转换器

提出了一种降压型两相交错直流转换器。与传统单相转换器相比,该两相转换器具有输出纹波低、瞬态响应快、重载效率高等特性,适合为多核处理器供电。采用峰值电流模式,基于公共电压反馈回路及峰值电流信息,实现两相支路电流的均衡。依据负载电流范围自动选择运行支路个数,保证转换器在整个负载范围内具有高转换效率。基于TSMC 0.18μm工艺进行设计,电源电压范围为2.7~5V,支持330nH^1μH的小封装电感,最大电流驱动能力为5A。仿真结果显示,在输入电压为4.2V,输出电压0.9V的条件下,整个负载范围内转换器的峰值效率为86%,最大稳态输出纹波低于2mV,在5A/1μs负载瞬变条件下,负载调整率不超过28mV/A。

一种低抖动低杂散的亚采样锁相环

设计了一个5.156 25GHz低抖动、低杂散的亚采样锁相环,使用正交压控振荡器产生4路等相位间隔时钟。分析了电荷泵的杂散理论,使用差分缓冲器和互补开关对实现了低杂散。使用Dummy采样器和隔断缓冲器,进一步减小了压控振荡器对杂散的恶化。该亚采样锁相环在40nm CMOS工艺下实现,在1.1 V的供电电压下,功耗为7.55 mW;在156.25 MHz频偏处,杂散为-81.66dBc;亚采样锁相环输出时钟的相位噪声在10kHz^100 MHz区间内积分,得到均方根抖动为0.26ps。

一种采用后失真技术的高线性巴伦低噪声放大器

宽带低噪声放大器能同时接收多路信号,这些信号会相互成为干扰源,因此要求宽带低噪声放大器同时具有较高的IIP2和IIP3,抑制这些干扰。在传统共栅共源巴伦低噪声放大器的基础上,对决定噪声和线性度的共源级采用了后失真技术。通过一个PMOS辅助管,对共源级输出信号的二次和三次非线性项都进行了抑制,使得整个放大器的线性度得到较大的提升。在0.2~4.35GHz的范围内,该放大器的IIP2大于23dBm,IIP3大于5dBm。另外,共源放大管的衬底电阻对放大器有较大的噪声贡献,通过串接一个衬底大电阻,将其噪声贡献由10%降低到了1%左右。

一种基于注入锁定环形振荡器的时钟产生电路

提出了一种基于谐波注入锁定数控环形振荡器的时钟产生电路。采用注入锁定技术,极大地抑制了环形振荡器的相位噪声。在频率调谐环路关断的情况下,数控式振荡器可以正常工作,与需要一直工作的锁相环相比,大大节省了功耗。分析了电路的参考杂散性能。在65nm CMOS工艺下进行流片测试,芯片的面积约为0.2mm^2。测试结果表明,设计的时钟产生电路工作在600MHz时,1MHz频偏处的相位噪声为-132dBc/Hz,在1V的电源电压下仅消耗了5mA的电流。

一种低功耗时钟源IP的设计

基于SMIC 40nm CMOS工艺,采用锁相环(PLL)设计了一种低功耗时钟源IP。提出的环路参数校准技术保证PLL在整个输出频率范围内稳定。采用电容倍乘技术减小环路滤波器占用的面积。采用可编程输出分频器拓宽了输出频率范围。后仿结果显示,该时钟源在0.125~3GHz范围内可调,步长为0.125~1MHz。环路参数校准后,PLL的带宽稳定在80kHz,相位裕度稳定在48°。电路的供电电压为1.1V,功耗小于3mW,核心面积为0.096mm^2。

一种低噪声亚采样锁相环的设计

介绍了一种2.4 GHz的低噪声亚采样锁相环。环路锁定是利用亚采样鉴相器对压控振荡器的输出进行采样。不同于传统电荷泵锁相环,由于在锁定状态下没有分频器的作用,由鉴相器和电荷泵所产生的带内噪声不会被放大N2倍,从而会使锁相环的带内噪声极大程度地减小。在输出电压摆幅相同的情况下,压控振荡器采用NMOS-PMOS互补结构降低了锁相环的功耗。锁相环的设计在TSMC 180 nm CMOS工艺下完成,在1.8 V的供电电压下,锁相环功耗为7.2 m W。在偏移载波频率200k Hz处,环路的带内噪声为-124 d Bc/Hz。

一种新的10GBASE-KR物理编码子层的变速箱设计

10GBASE-KR变速箱的功能是实现156.25 MHz下66 bit数据与644.53 MHz下16 bit数据之间的通信。该文在深入研究万兆以太网物理编码子层(Physical Coding Sublayer,PCS)的功能以及变速箱原理的基础上,提出一种新的变速箱实现方法,将其分成读写数据转换和异步FIFO(First In First out)两个模块,完成发送通道和接收通道的设计。该方法有效减少了存储器的数目,使存储器数目由原来的528个减少到82个。本设计使用Verilog硬件描述语言,采用Model Sim进行功能仿真,并利用EDA(Electronic Design Automation)工具完成逻辑综合。仿真结果表明,该方法实现了变速箱的功能要求,并具有面积小、速度快的特点。

一种低电源电压敏感度伪差分环形振荡器

基于0.18μm CMOS工艺,提出了一种低电源电压敏感度的环形振荡器电路。分析了电源噪声和衬底噪声的产生与耦合机制,以应对相位噪声的影响。对二级伪差分环形振荡器的电源电压敏感度进行了定量分析。基于分析结果,设计了基于电流源的补偿偏置电路,有效降低了环形振荡器的电源电压敏感度。后端仿真结果表明,振荡器的电源电压敏感度达到0.05%@1%V_(DD),功耗为4.5mW。