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题名基于优化时间重叠技术的并行流水线A/D转换器
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作者
张思栋
黄鲁
林贝元
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机构
中国科学技术大学电子科学与技术系
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出处
《微电子学》
CAS
CSCD
北大核心
2007年第5期712-716,共5页
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文摘
提出了一种基于优化时间重叠技术的10位300 MHz采样率4路并行流水线A/D转换器的设计方法,该方法降低了对运算放大器的要求。通过理论计算和实例设计,证明了此低功耗设计方法的显著效果。设计了一个用于前端的运算放大器,在CSM 0.35μm CMOS工艺、3.3 V电源电压下,该运放的增益为106 dB,单位增益带宽为402 MHz,建立时间为8.8 ns。采用优化时间重叠技术后,可满足4路并行300 MHz采样率的要求,功耗仅为8.57 mW,可大大降低整个并行流水线A/D转换器的功耗。
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关键词
并行流水线A/D转换器
时间重叠
低功耗运算放大器
采样保持电路
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Keywords
Parallel pipelined A/D converter
Time interleaving
Low-power op-amp
S/H circuit
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分类号
TN402
[电子电信—微电子学与固体电子学]
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