一种基于二进制重组加权定制电容阵列的SAR ADC设计

阐述DAC电容阵列的不完全建立对SAR ADC的影响,设计一种基于二进制重组加权算法的SAR ADC,降低DAC电容对于建立时间和精度的要求。提出一种可变延时单元来调整比较器的时钟信号,以提高SAR ADC的转换速度。同时设计定制金属-氧化物-金属(MOM)电容,提高了电容阵列的密度,实现了线性度和面积的良好折中。基于上述技术,实现一种8bit 50Msps的SAR ADC,该电路基于SMIC0.18μm工艺实现。仿真结果表明,在1.8V电源电压和50Msps的采样频率下,电路的SNDR为47.49dB,ENOB可达7.6bit,功耗为3.6mW,有效电路面积仅为0.2141mm^(2)。