一种通过逻辑记录实现信号全可视的快速仿真方法

本文介绍了一种采用通用FPGA实现的前端验证功能仿真方法,该方法可以实现快速仿真验证,并具有接近硬件仿真器的速度和软件仿真器的灵活性。

FPGA组网实现几十亿门级别大规模原型验证

由于系统规模的增加,芯片设计的复杂程度增加,采用FPGA实现超大规模数字逻辑电路的原型验证面临很多挑战,本文通过分析原型验证实现中的多个关键问题,围绕设计分割,时分复用,互连组网拓扑,时序分析和收敛,布局规划和IP复用,硬件平台,可调试性7个问题剖析,并实现了完整的系统,为实现几十亿门级原型验证系统提供了有力的参考。

高密原型验证系统解决方案(上篇)

0引言随着当今SoC设计规模的快速膨胀,仅仅靠几颗当代最先进的FPGA已经无法满足原型验证的需求。简单的增加系统的容量,会遇到系统时钟复位同步,设计分割以及高速接口和先进Memory控制器IP验证等多重困难。此时,一个商用成熟的能解决以上多重挑战的通用高密原型验证系统方案显得十分有必要。本文主要分析了用户在进行大规模SoC设计原型验证过程中在全局时钟及复位同步,大规模设计分割以及高速接口和先进Memory控制器IP验证等方面遇到的困难,并提出了相应的解决方案来帮助用户来克服这些困难。

高密原型验证系统解决方案(下篇)

0引言我们在上篇中和大家探讨了用户在进行大规模复杂SoC设计原型验证时在全局时钟及复位同步,大规模设计分割以及高速接口与先进Memory控制器IP验证等方面遇到的关键困难,并提出了相应的解决方案帮助用户来克服这些困难。接下来我们会和用户探讨在大规模复杂SoC设计原型验证时用户常常会面临的大规模设计调试,系统部署与组网检测以及多用户多平台管理的挑战,并提出相应解决方案,来帮助用户应对这些挑战,缩短SoC的原型验证周期。