空间单粒子故障容错设计的验证技术研究

由于空间环境的特殊性,可靠性成为航天器的重要指标,容错设计在航天关键电子元器件中必不可少。在航天器进入太空之前,为了模拟空间辐射效应,文中采用一种新颖方法对航天关键电子元器件进行单粒子故障注入,同时通过软件配合测试的方式,达到验证其容错结构的目的。采用了该技术的面向空间应用的高性能高可靠32位嵌入式RISC处理器取得了一次流片成功的结果。

SoC自动化验证方法的研究与实现

为解决SoC(System-on-Chip)验证覆盖率和工作量问题,基于可重用思想、采用事务验证模型、随机激励生成的方法,建立了一个层次化的具有自主知识产权的自动化功能验证系统(LSAVS:LiShan Automatic Verification System)。采用该验证系统后,SoC验证工程师开发测试向量的工作量由使用传统验证方法的60%降低到10%,同时保证了功能验证100%的覆盖率,达到快速高覆盖率的验证目的。

一种用于SOC设计中的智能I/O处理器的实现

文章介绍了SOC设计流程、智能I/O处理器组成,在开发该处理器时VHDL源代码的优化问题。

基于片内总线的系统芯片(SoC)硬件调试器

本文提出基于SoC片内总线的嵌入式硬件调试器的设计方法,提高了调试速度和通用性,使SoC用户通过简单的标准串口就能够暂停内都微处理器的指令流水线,快速地访问微处理器内部的寄存器、外部的存储单元,监视内部的指令执行情况和片内总线的数据传输情况。

航天器总线管理系统的SOC设计与研究

高速、高可靠、低功耗的智能型串行系统总线是航天器进一步发展必须解决的一个关键问题。以1553B总线控制器为例,采用SOC设计方法,研究了航天器系统总线的设计和实现。首先按照1553B总线标准设计了总线管理SOC的系统结构,然后重点解决了SOC设计中的IP开发应用、可靠性设计、容错机制及低功耗实现等关键技术。采用这些SOC设计方法的1553B总线协议处理器取得了一次流片成功,为今后更高速率的航天器总线管理系统的SOC研究提供了一种思路和方法上的借鉴。

一种适于16位RISC处理器的伪四级流水结构研究

提出了伪四级流水结构概念,并在一种微处理器控制器中实现运用。该结构可以在显著提高微处理器指令执行速度的同时,简化其中程序控制器的设计复杂度,降低对芯片资源的要求,适合应用于一些面向I/O数据处理或中低档控制等级的微处理器/微控制器场合。该结构技术已获得国家发明专利授权。

面向AHB总线从单元的可复用接口设计

随着集成电路进入SoC(System-on-Chip)时代,IP复用在SoC系统设计、集成过程中不可避免,不同IP核与总线之间的接口差异已经成为IP复用的主要障碍.通过研究各种IP核的总线接口特征,本文设计实现了一种面向AHB总线从单元的可复用接口,通过硬件和软件两个层次的配置,该接口可满足某一具体外设对接口的要求.目前该接口模块已成功应用在三角函数、UART、CAN等外设的集成中.

图像欧拉数计算的FPGA加速设计

欧拉数是二值图像重要特征之一,为进一步提高现有二值图像欧拉数算法的效率,根据图论中的欧拉定理,在GRAY提出的基于四方块类型的欧拉数算法的基础上,提出一种欧拉数计算的FPGA加速设计.充分利用FPGA的并行处理能力,采用三级流水线的设计进行处理,使得计算欧拉数的时间几乎等于从RAM中读取一幅图的时间,极大提高了欧拉数计算的速度.最后使用41张随机二值噪声图像进行测试,结果表明,PC上的先进算法的处理时间随目标像素的密度的改变有很大的变化,最慢时间为最快时间的5倍左右,而本文设计的FPGA加速设计中,处理一幅图像的时间与目标像素无关仅与图片大小有关,且与理论上读取一幅图片的时间非常接近,速度比PC上先进的算法的平均速度快了20多倍,且成本功耗均远低于PC.

CAN 2.0总线控制器的设计

使用VHDL硬件描述语言完成了对CAN2.0总线控制器的设计,本控制器能发送CAN2.0协议中的各种帧,具有完善的检错、纠错及重发报文的能力,并且提供接收滤波模式、自检测模式、仅听模式和复位模式4种可供选择的工作方式.同时搭建了硬件测试平台完成了对本控制器的测试验证.本总线控制器外部接口简单灵活,易于集成到各种嵌入式系统中,充分体现了IP复用的思想.

预测校正型曼Ⅱ码译码器技术研究与实现

文章针对计算机系统中串行总线的通讯,提出并实现了一种预测校正型曼Ⅱ码译码器。以预测校正型方式实现的曼Ⅱ码译码器,极大的提高了总线通讯的可靠性,节省了硬件资源,提高了系统的速度。该译码器已经应用于1553B总线控制器LS-FT33中,至今运行可靠。

FPGA动态局部可重构中基于TBUF总线宏设计

FPGA动态局部可重构技术通常将系统划分为固定模块和可重构模块,可重构模块与其他模块之间的通信都是通过使用特殊的总线宏实现的。总线宏的正确设计是实现FPGA动态局部可重构技术的关键。在研究了FPGA动态局部可重构技术中基于三态缓冲器(Tri-state Buffer,TBUF)总线宏结构的基础上,采用Xilinx ISE FPGA Editor可视化的方法实现总线宏的设计,并借助可重构硬件平台——XCV800验证板,通过设计动态可重构实验,论证总线宏设计的正确性。