基于大主题教学的高中历史教学措施刍议

大主题教学是指优化重组单元或章节内容后,以重点问题或中心思想为核心组织学生探究学习。大主题具有高度概括性、包摄性,使教学内容集约化,避免割裂知识之间的联系,解决传统教学模式下的时空断层问题。因此,在高中历史教学中,应以大主题统摄教学内容,引领学生把握历史发展规律,全面、客观认识历史。一、创设历史情境,引入大主题历史是在特定时代背景下发生的。创设历史情境,带领学生回归历史,使其在感受历史、理解历史中揭示大主题.

抗噪Roberts算子边沿检测器

图像边缘检测是图像分割、目标识别、区域形态提取等图像分析技术的基础。边沿检测的软件实现有很多方法,但其一般无法保证在低成本计算平台上的实时性。因此文中基于形态学滤波和Roberts边沿检测算法提出一组数字电路,用以实现低成本、实时图像边沿检测器。文中还对比了Roberts算子的Matlab上实现和硬件实现的实际效果,发现实际硬件的边沿检测精度更高,噪声更多,必须采用去噪电路。该检测器消耗ALTERA-EP4CE115中2139个逻辑单元,每秒可处理30帧分辨率为640*480的RGB图像。

采用数据驱动机制的多核处理器

针对当前工艺条件下多核处理器存在程序并行性不足的问题,设计了一种采用数据驱动机制、支持函数语言风格编程的多核处理器,包括通用处理器核、数据驱动模块和片内路由器.其中:通用处理器核用于执行常规程序;数据驱动模块用于检测数据的完备性;片内路由器则可提供处理器核之间及簇之间的通信.实验结果表明,所设计的多核处理器能够支持C语言"函数式语言"风格的编程模板.每个C代码段执行纯函数的操作,消除了函数间的共享变量,使得并行编程的复杂度有所降低.同时,所采用的数据驱动机制没有执行顺序的严格限制,充分挖掘了算法潜在的并行性.经测试,数据驱动多核处理器的加速比随着计算资源的增加而增大,从而验证了数据流计算机的加速倍数随处理器数目增加而线性增长的结论.

软硬件混成模块化SoC集成方法

针对现有SoC软硬件协同设计方法学模块复用率低、软硬件整合困难,提出了有利于设计团队管理和任务划分的软硬件混成模块化集成思想,并结合国产微处理器给出了SoC三阶段集成方法。给出了具体的设计阶段划分及任务,设计团队知识结构和任务调度的基本方法,以及EDA工具链实例。该集成方法已通过逻辑仿真与物理仿真的验证。

全定制CORDIC运算器设计

浮点三角函数计算是导航系统、三维图像处理、雷达信号预处理等领域的基本运算。本文采用CORDIC算法及全定制集成电路设计方法实现了一种浮点三角函数计算电路,其输出数据兼容IEEE-754单精度浮点数标准。本文首先介绍了CORDIC算法的原理,并根据性能优先的原则采用了流水线结构;然后给出了基于SMIC 0.13μm 1P8M CMOS工艺下的静态电路结构及版图设计。全定制CORDIC运算器的面积为605 284μm2,最长路径延时(SS条件下)为3.013ns。

国产微处理器与以太网控制器IP的集成方法

针对如何使用现有IP资源加速国产微处理器产业化的问题,提出一套将OPENCORES组织提供的以太网控制器IP同国产微处理器集成的工程方法,其中包括如何建立微处理器与以太网控制器IP的硬件和软件接口,以及相关的测试程序和环境。给出了硬件结构图及关键路径分析。采用逻辑仿真与物理仿真的方法,证明该集成方法的有效性。

论湖南高校的排球发展状况及措施

排球运动是一项普及的运动,既有观赏性,又有大众性,所以普及排球运动,大力提高排球运动水平,不仅是锻炼身体,成就终生体育的需要,也是发展的竞技运动,提高本校地位的必要条件。

片上互连的发展趋势

目前集成电路设计方法学的主要目标已经从如何减少芯片面积转变到如何提高设计效率。片上互连作为基于平台的SoC(片上系统)设计方法学的核心部件越来越受到重视。回顾了PC架构总线的发展历史,认为串行、分层和采用数据协议是此类计算机系统互连发展的方向;分析了现有的两种具有代表性的片上总线,认为简单、灵活、低功耗是片上互连的特点,指出现有片上总线在全局同步时钟、数据吞吐量等方面的问题。最后介绍了片上网络提出的背景、现有成果及发展方向。

深亚微米工艺下逻辑功效法延时估算的改进

逻辑功效法延时估算是由Sutherland I E提出的,可以在设计初期快速估算逻辑门和逻辑电路的延时,减小逻辑电路设计的难度。但是,随着深亚微米CMOS工艺的普及,短沟道效应开始影响经典逻辑功效法的正确性。为了提高逻辑功效法估算精度,提出一种考虑速度饱和效应的改进方法,该方法主要分两步:首先,考虑反相器PMOS与NMOS宽之比,精确估算反相器的延时,并归一化;然后,基于反相器的延时和速度饱和的影响,估算逻辑门的延时。仿真模型采用了美国亚利桑那州立大学的PTM 32nm、65nm、90nm和130nm的模型,45nm采用了北卡罗来纳州立大学的FreePDK的模型,结合hspice仿真。经实验数据对比,该方法对与非门延时的估算精度提高约10%。

双重规则下篮球运动的发展对比——NBA与FIBA规则对比分析

篮球运动是当前运动的一大主流,从小孩到老年人都能参加篮球运动,是现代生活中人们较为普遍的锻炼身体的一种方法,然而在篮球运动中也存在着两种有区别的比赛规则,即NBA与FIBA的比赛规则的不同,这在体育竞技比赛中较为少见,那么它们哪个更合适,更有利于篮球运动的发展呢?

关于湖南省高校业余排球协会现状的调查研究

高校学生体育社团在我国已有近百年的历史，高校排球协会的健身、娱乐、交友等众多功能吸引了较多的学生加入，从而已成为很多高校排球运动的专业组织机构。高校排球协会在发展的过程中同时暴露出好多不足，如管理不善、组织较差、活动不足、交流不够充分等。

湖南省高校业余体育协会发展状况

高校学生体育社团在我国已有近百年的历史,进入21世纪初期发展尤为迅速,被专家称为"社团革命"。在此时期,湖南高校单项体育业余体育协也发展较快。高业余体育协的健身、娱乐、交友等众多功能吸引了较多的学生加入,从而已成为很多高校各项运动的专业组织机构。高校业余体育协在发展的过程中同时暴露出好多不足,如管理不善、组织较差、活动不足、交流不够充分等。

成人教育中实施综合体育教学的办法研究

随着社会的竞争以及时代的进步,很多人继续在校深造,来提高学历,适应时代的发展,由于工作的压力很多人没时间锻炼,所以劳累的体质支撑不了繁重的工作,受时间的限制,成人教学中也不会将体育教学可列入课程计划中,所以成人学生在校学习培训过程中,解决锻炼身体方式是非常重要的。成人体育教育对我国民众身心健康和社会经济发展起到极其重要意义,成人体育教育事业的发展,不仅需要全民体育教育工作者共同努力,也需要全社会民众的共同努力。当今社会我国的成人体育教育存在诸多问题,及时需要通过教育创新开展成人体育教育发展的新局面。在发展创新中,要坚持以人为本、努力传承、全面系统,在具体问题上,要做到理念教学创新、教学内容创新、教学方法创新,达到成人体育的真正目的。

简析校园足球整体布局

笔者结合2015年3月16日国家出台的《中国足球改革发展总体方案》(以下简称《方案》)和2017年3月9日教育部网站公布的《教育部等6部门关于加快发展青少年校园足球的实施意见》(以下简称《实施意见》),介绍校园足球的整体布局。

现阶段高校田径课在学校体育中的地位

近年来我国高校体育在不断的改革、发展,体育教学也主要以学生为主体,根据学生的学习兴趣与爱好,选择自己所喜欢的体育项目,但这种教学模式有很大的局限性,作为学校体育重点教学内容的田径项目不被关注,甚至被遗忘.所以本文对现阶段高校田径课程的现状与存在的问题进行分析,并提出应对措施,使尽可能多的学生回流到田径的教学课堂上来,从而使田径运动在高校体育体育中发挥重要的作用.

一种缩减设计变量数目的方法

首先剖析了结构优化设计至今未能广泛应用的主要原因，提出了一种缩减设计变量数目，提高结构优化设计效率的方法。文中首次给出最优载荷传递路线的概念及其搜索方法，根据最优载荷传递路线首次明确定义了主结构和辅结构，确定了各设计变量的地位，并由此将设计变量分成了三类。最后给出了算例，证明了本文方法的有效性和可靠性。

双采样技术在三阶sigma-delta调制器中的应用

近年发展的双采样技术（double sampling）[1]是提高sigma-delta调制器信噪比的一种有效的方法，而电容的失配是影响其信噪比的重要因素。分析表明，双采样技术在三阶系统中的应用，电容失配引起前馈信号混叠，由此产生的噪声对系统信噪比的影响不可忽略。本文提出了一种结合ILA DAC[2]和前端完全浮动电容结构的电路形式，将这种结构应用在第二级调制器的积分器上，使双采样电容失配产生的噪声远小于量化噪声，从而满足了三阶调制器的性能要求。

一种基于低成本FPGA的高速8B/10B编解码器设计

本文基于Altera低成本FPGA设计并实现了一种高速8B/10B编码解码器,编码器和解码器均采用并行流水线设计,可以作为高速串行总线中的编码器和解码器用于保证直流平衡、提高时钟恢复能力等。在Altera公司软件平台QuartusⅡ上进行的综合和仿真结果表明,将该编解码器应用到基于CycloneⅢ设计的高速SERDES中,可获得超过1.25Gbps的单通道数据率,能够满足高速串行通信要求。

一种1GHz多端口低功耗寄存器堆设计

超标量处理器中的寄存器堆通常采用多端口结构以支持宽发射,这种结构对寄存器堆的速度、功耗和面积提出了很大的挑战。设计了一个64*64bit多端口寄存器堆,该寄存器堆能够在同一个时钟周期内完成8次读操作和4次写操作,通过对传统单端读写结构的存储单元进行改进,提出了电源门控与位线悬空技术相结合的单端读写结构的存储单元,12个读写端口全部采用传输门以加快访问速度。采用PTM 90nm、65nm、45nm和32nm仿真模型,在Hspice上进行仿真,与传统单端读写结构相比较,所提出的方法能够显著提升寄存器堆的性能,其中写1操作延时降低超过32%,总功耗降低超过45%,而且存储单元的稳定性也得到明显改善。

全定制交叉节点队列片上路由器

多核技术已经成为现在芯片发展的主流,片上路由器成为核间通信的主要方式。在半导体技术进入深亚微米阶段,对于片上路由器的时延、面积和功耗等性能提出了更高的要求。大量文章研究新型路由器结构以满足高性能路由器的要求。根据排队论模型对交叉节点队列路由器进行了Matlab建模仿真,确定了队列深度为4及轮询算法在交叉节点队列路由器中能获得更加平衡的性能。然后,提出了交叉节点队列路由器的各主要模块结构,并以此设计了各模块RTL电路。最后,使用Free PDK45nm工艺库,对所设计的交叉节点队列路由器进行了全定制版图设计与仿真。在工作温度70℃,电源电压1.1V条件下,该路由器关键路径时延为0.271ns,版图总面积为84500μm2,平均功耗为267.5438m W。