基于FPGA的串行RS+Viterbi级联译码器的设计与实现

提出了一种基于现场可编程逻辑阵列(FPGA)的RS码(255,223)级联卷积码(4,3,3)译码器及其实现,给出了系统结构。其中级联译码器均采用串行结构,减少了资源占用。卷积译码使用Viterbi算法,给出了其初始化网络、分支度量计算、加比选、累计度量储存、幸存路径储存和回溯等主要部分;RS译码采用欧几里德算法,给出了伴随式计算、错误位置和错误值多项式计算(钱搜索计算错误位置、福尼算法计算错误值)、模二和计算解码输出等关键部分。