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电力无线传感片上系统的核心模拟前端电路设计 被引量:1
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作者 池颖英 张海峰 +3 位作者 郑哲 刘瑞 乔磊 崔文朋 《半导体技术》 CAS 北大核心 2020年第1期17-24,共8页
对用于电力传感片上系统(SOC)的关键模拟IP进行了结构设计和电路实现。关键模拟IP主要包括低噪声放大器、带隙基准源、电源管理模块、功率放大器和带通滤波器等,其中低噪声放大器采用斩波技术将信噪比提高至20 dB以上。带隙基准源具有... 对用于电力传感片上系统(SOC)的关键模拟IP进行了结构设计和电路实现。关键模拟IP主要包括低噪声放大器、带隙基准源、电源管理模块、功率放大器和带通滤波器等,其中低噪声放大器采用斩波技术将信噪比提高至20 dB以上。带隙基准源具有低温漂、高电源抑制比(中低频电源抑制比为-100 dB)的特性。电源管理模块将输入电压稳定到数字电路和模拟电路所需要的电平值,同时检测电源电压,在电压降低到一定阈值后输出欠压信号。所设计的电力无线传感电路具有高精度、低功耗和高可靠性的信号处理能力,适用于工况较为复杂的电网作业环境,工作温度为-40~85℃。 展开更多
关键词 模拟电路 低噪声放大器 带隙基准源 电源管理 片上系统(SOC)
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基于谐波分量与有效值的神经网络负荷分解
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作者 蔡雨露 聂玉虎 +3 位作者 崔文朋 郑哲 刘瑞 池颖英 《电子技术应用》 2022年第8期123-126,共4页
非侵入式负荷分解可以从主表电流变化信息中分解出各个用电器的用电信息,方便为用电户提供更精细化、有针对性的用电管理和调度服务。当前利用一维卷积的非侵入式负荷分解算法存在分解准确率不高、新增用户用电器需要重新训练、复杂度... 非侵入式负荷分解可以从主表电流变化信息中分解出各个用电器的用电信息,方便为用电户提供更精细化、有针对性的用电管理和调度服务。当前利用一维卷积的非侵入式负荷分解算法存在分解准确率不高、新增用户用电器需要重新训练、复杂度较高的问题。基于此,利用电流有效值和傅里叶变换后的谐波分量信息,提出一种基于一维卷积神经网络的负荷分解算法,利用相似性对比分解出各个用电器电流信息,解决了新增用户或用电器需要重新训练的问题。经实验发现,所提出的方法还可以在一定程度上提高负荷分解的准确率,且复杂度较低。 展开更多
关键词 非侵入式负荷分解 卷积神经网络 智能电网
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基于TSN的智能变电站流量确定性传输
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作者 池颖英 朱海龙 +2 位作者 李庆 郑哲 刘瑞 《北京邮电大学学报》 EI CAS CSCD 北大核心 2024年第2期110-117,共8页
针对智能变电站三层两网及点对点传输架构存在的布线复杂和运维效率低下的问题,设计了一种基于时间敏感网络(TSN)的智能变电站“全站共网”的组网方案,以实现多种类型智能变电站报文在同一网络中混合传输。考虑到智能变电站通信网络流... 针对智能变电站三层两网及点对点传输架构存在的布线复杂和运维效率低下的问题,设计了一种基于时间敏感网络(TSN)的智能变电站“全站共网”的组网方案,以实现多种类型智能变电站报文在同一网络中混合传输。考虑到智能变电站通信网络流量种类较多,针对较低时延要求的突发性事件报文和周期性报文混合传输带来的不确定性问题,利用IEEE 802.1Qbv中的时间感知整形器功能,对网络中所有具有时延要求的流量进行了调度规划,制定了流量调度约束,并求解了网络设备流量传输的调度参数。设计了两个场景下的仿真实验,将调度参数配置到仿真实验中的TSN节点,使得流量按照求解的时隙进行传输,并对有无Qbv门控调度和背景流量的干扰进行了多组对比实验。实验结果表明,制定的Qbv门控调度策略能够保证智能变电站多种流量的混合传输,具有严格时延要求的流量能够在专门的时隙中进行传输,调度流量不受背景流量的干扰,实现了智能变电站报文的低时延确定性传输。 展开更多
关键词 智能变电站 时间敏感网络 时间感知整形器 流量调度
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A 1.8 V 1.1 MS/s 96.1 dB-SFDR successive approximation register analog-to-digital converter with calibration
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作者 池颖英 李冬梅 《Journal of Semiconductors》 EI CAS CSCD 2013年第4期100-106,共7页
A power efficient 96.1 dB-SFDR successive approximation register (SAR) analog-to-digital converter (ADC) with digital calibration aimed at capacitor mismatch is presented. The prototype is fabricated in a 0.18/zm ... A power efficient 96.1 dB-SFDR successive approximation register (SAR) analog-to-digital converter (ADC) with digital calibration aimed at capacitor mismatch is presented. The prototype is fabricated in a 0.18/zm CMOS. The charge redistribution (CR) design and an extra A E modulator for capacitance measurement are em- ployed. With a 1.1 MS/s sampling rate, the ADC achieves 70.8 dB SNDR and the power consumption is 2. 1 mW. 展开更多
关键词 successive approximation register ADC low power CALIBRATION
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