自适应带宽锁相环建模分析与验证

基于UMC 40 nm CMOS工艺,进行了自适应带宽锁相环的设计。根据自适应带宽锁相环原理和结构特点,对自适应带宽锁相环常用架构进行分析,并详细阐述自适应带宽锁相环系统模型。针对锁相环各模块引入噪声对输出信号噪声的贡献进行分析,并根据分析结果对其系统和噪声进行Matlab建模分析,最后通过测试验证了Matlab建模分析的结果。

一款用于Flash型FPGA的配置电路设计

为了能够为flash型FPGA中的flash开关单元提供稳定的擦除、编程和读取操作电压,基于0.11μm 2P8M flash工艺,设计了一款用于flash型FPGA的配置电路.根据flash cell的操作条件和flash型FPGA的特点设计了层次化的字线电路、带校验功能的位线电路、低纹波的电荷泵电路、多级的电平转换电路、灵活的衬底电压电路以及配置控制电路.该配置电路是执行配置算法流程的基础,为flash型FPGA配置过程中的flash cell提供了高精度和稳定的操作电压,保证了flash cell在擦除和编程后的阈值电压分布的一致性,使flash型FPGA的性能得以充分发挥.仿真结果表明:擦除时字线的驱动能力为1.2 mA,输出电压-10.5 V,误差小于±0.1 V,建立时间为11.2μS;位线驱动能力为1.2 mA,输出电压8.8 V,误差小于±0.1 V,建立时间为7.5μS。编程时字线的驱动能力为1.2 mA,输出电压9.8 V,误差小于±0.1 V,建立时间为2.3μS;位线驱动能力为4.4 mA,输出电压-8.0 V,误差小于±0.1 V,建立时间为2.5μS.设计满足了flash cell的操作条件,最终实现对350万门flash型FPGA共26836992 bits(2912 bl*9216 wl)码流的配置.