用于快速扩谱码捕获的数字匹配滤波器

提出了高速数字伪码匹配滤波器的几种实现方案，评估了其性能，比较了方案之间的优劣。模拟及电路综合的结果表明，文中提出的方案可以使器件工作于２５ Ｍ Ｈｚ 以上的速度，能满足绝大多数现有系统的要求。

m序列伪随机码发生器的低功耗实现

提出了一种可以显著降低伪随机码发生器功耗的ｍ序列伪随机码发生器并行实现结构。同时，还讨论并解决了并行结构设计中的开关数优化等几个关键问题，并得出相应的一般性结论。最后，讨论了Ｍ个抽头的Ｎ阶码发生器的开关优化算法，该算法具有Ｏ（（Ｍ！）×Ｎ）的复杂度。

一种适用于数字视频编码器的高性能直接数字频率合成器

提出了一种适用于数字视频编码器的直接数字频率合成器 DDFS(Direct Digital Frequency Synthesizer)新结构 .通过采用相位截断噪声整形技术 ,使所需要的 ROM面积下降为传统结构的 1/ 8.同时采用了其它优化策略进一步减少了 ROM的面积 ,整个 DDFS仅需要 115 2 bit的 ROM.DDFS输出在 PAL 制式下信噪比为 6 9d B,NTSC制式下为 70 .7d

农村职业教育的问题·困扰与可持续发展

由于历史等多方面的原因,农村职业教育仍然是我国教育事业中的薄弱环节,存在着许多亟待解决的困难和问题。就农村职业教育存在的问题与困扰进行了分析,并对农村职业教育的可持续发展提出了一些探讨性的思路。

可综合算术运算单元的性能建模及VLSI结构优化

提出了一种可综合算术运算单元的性能评估与建模方法 .该方法以单位门面积及延迟模型为基础 ,在设计的早期即可估算电路的面积、延迟等性能指标 ,从而便于设计者进行 VL SI结构的优化 ,避免设计叠代 ;并以算术运算中最典型的二进制加法器为例 ,研究如何利用该模型对电路的 VL SI实现结构进行评估、优化 ;理论分析的结论与电路的实现结果吻合 。

参数可选的高速椭圆曲线密码专用芯片的VLSI实现

研究了椭圆曲线密码体制的VLSI实现问题。从点乘运算层与群运算层调度到有限域上的高速运算方法等方面给出了一些提高椭圆曲线上点乘运算的新方案;提出了一种域与曲线参数可选择的高速椭圆曲线密码专用芯片VLSI新结构。基于0.6mm单元库,芯片面积约为36mm2。综合后仿真结果表明:设计芯片能够有效地完成数字签名与身份验证完整流程,在20MHz下平均每次签名时间为62.67ms,高于目前报道的其它同类芯片。

基于仿真的32位RISC微处理器的功能验证方法

提出了一种基于仿真 (simulation- based)的 32位 RISC微处理器的功能验证方法 .以伪随机生成和针对流水线模型生成激励向量方式相结合为主的验证环境的建立 ,提高了功能验证的自动化程度和效率 ;同时采用代码覆盖率来分析和指出功能验证中的遗漏之处 ,从而提高了整个验证环境的完备性 .另外 ,通过 FPGA硬件验证的结果以及 32位RISC微处理器流片的测试结果 。

一种高效率8位嵌入式微控制器的VLSI实现

在分析标准 8位 MCU流水线结构的基础上 ,从提高效率及降低功耗的角度出发 ,提出了一个高性能 MCU的实现结构。通过流水线结构的优化 ,使指令执行效率提高到原来的 2 .5倍 ,在保持运算能力不变的前提下 ,功耗可降为标准结构的 1 /1

一种带有流水线追踪器的JTAG ICE调试电路设计

针对复旦大学自主开发的32位RISCCPU,设计了相应JTAG调试电路(In-CircuitEmulator)。为解决此RISCCPU中5级流水线导致的断点误停的问题,提出了一种新颖的带有分支预测功能的电路结构─“流水线追踪器”。此JTAG调试电路与IEEE1149.1标准兼容,具有设置断点、单步、查看或修改CPU寄存器/内存空间、在线FLASH编程等多种功能。

一种GF（2^k）域的高效乘法器及其VLSI实现

在分析全串行和全并行 GF(2 k)域乘法的基本原理基础上提出了一种适合于任意 GF(2 k)域的乘法器 UHGM(U nified Hybrid Galois Field Multiplier) .它为当前特别重要的 k为素数的 GF(2 k)域乘法 ,提供了一种高效的实现方法 .该乘法器具有结构规整、模块化好的特点 ,特别适合于 VL SI实现 ,同时这种结构具有粗粒度的面积和速度的可伸缩性 ,方便了在大范围内进行实现面积和速度的权衡 .最后给出了 GF(2 1 6 3)域上乘法器的

一种高速低功耗32位RISC微处理器的设计

采用VLSI的实现方法设计了一种高速低功耗32位RISC微处理器(FDU32)。该处理器指令和接口均与ARM7TDMI兼容,通过采用新的流水线结构、冲突控制策略及低功耗的数据通路,使其在0.35靘 CMOS工艺条件下与传统ARM7TDMI相比,CPI减小11%,主频提高67%,MIPS提高87%,数据通路功耗降低46%,仅芯片规模略有增加。此外,设计中还采取了多项措施以保证芯片工作的稳定性和鲁棒性。该处理器功能已通过FPGA验证。

一个59mW10位40MHz流水线A/D转换器(英文)

设计了一个工作在3.0V的10位40MHz流水线A/D转换器,采用了时分复用运算放大器,低功耗的增益自举telescopic运放,低功耗动态比较器,器件尺寸逐级减小优化功耗.在40MHz的采样时钟,0.5MHz的输入信号的情况下测试,可获得8.1位有效精度,最大积分非线性为2.2LSB,最大微分非线性为0.85LSB,电路用0.25μmCMOS工艺实现,面积为1.24mm2,功耗仅为59mW,其中同时包括为A/D转换器提供基准电压和电流的一个带隙基准源和缓冲电路.

一种适用于开关电容电路的MOS开关栅增压电路

提出了一种新的MOS器件栅增压电路,它在减小MOS开关导通电阻的同时,减少了衬偏效应以及MOS开关输出信号的失真.该电路采用了0.13μm1.2V/2.5VCMOS工艺,HSPICE的仿真结果表明该栅增压电路适用于高速低电压开关电容电路.

一种单芯片DVB-C解调器的VLSI实现(英文)

设计了一个单芯片实现的用于DVB C的QAM解调器.片上集成有3.3V10位精度的40MSPS模数转换器及FEC前向纠错解码器.该芯片支持4～256QAM多种模式,最高码率达80Mbps,具有宽的载波频偏捕获范围.采用改进的算法及VLSI实现结构,性能稳定,面积优化.采用SMIC0.25μm1P5M混合信号CMOS工艺制造,面积为3.5mm×3.5mm,最大功耗为447mW.

针对流水冲突的微处理器功能验证程序的自动生成

功能验证是处理器设计中的关键问题 ,而基于激励向量仿真的方法是功能验证的主流技术 ,其难点在于如何产生高效的测试程序 .研究了针对流水冲突的测试程序的自动生成方法 .与常规技术相比 ,该方法适用于深度流水、指令系统复杂的处理器 ,具有自动化程度高、针对性强等优点 .本文方法已应用于 32位 RISC处理器的验证中 。

DVB-T解内交织模块的低复杂度复杂设计

介绍了地面数字视频广播(DVB-T)解交织模块的原理,具体分析了其工作过程与硬件实现。使用新的整体架构与预判决算法,节省所需要的存储器空间,FPGA验证结果表明,设计可以在功能没有损失的情况下有效降低复杂度,节省大约50%的存储器空间。

胆石症再手术46例分析

胆道外科手术以其并发症多．再手术率高为其特征，文献报告再手术率50%～20％．也有高达25．5％者。随着术中胆道镜和胆道造影检查的开展和术后经瘘管纤维胆道镜取石的应用，早期再手术明显减少，但均不能制止结石的复发且取净Ⅱ～Ⅳ级胆管内多发性结石也非易事。因此，晚期再手术率却没有明显下降，有报告占再手术病例的92．8％。我科1988～1993年行胆石症手术568例，再手术63例，占11％，而因胆石残留或晚期再手术者46例，占再手术病例的73％，现就其原因作一分析。

基于AMBA总线的SoC平台的设计和验证

SoC是大规模集成电路发展的必然趋势。完整的SoC平台包括硬件平台和软件平台,硬件平台上运行软件,软件平台又可以进一步验证硬件平台。本文设计了一个基于AMBA总线的SoC硬件平台,并以μClinux操作系统为基础构造软件平台。通过软硬件协同验证的方法,验证了平台的可靠性。该平台已在HDTVSoC设计中得到应用。

HDTV SoC集成芯片的总线设计与验证

文章提出了一种适合于HDTVSoC的AMBA总线设计方案,并对整个架构进行了详细的验证;实践证明,AMBA总线非常适用于HDTVSoC系统;与用硬件描述语言构建的测试平台相比,软硬件协同的验证方法不但有更高的仿真覆盖率,而且更加高效省时。

一种低功耗常系数乘法器的设计

该文基于并行乘法器结构设计了一种新型的低功耗常系数乘法器。它采用了CSD(Canonical sign-digital)编码,W allace Tree乘法算法,结合采用了截断处理,变数校正的优化技术,实现了一种适用于DCT/IDCT变换的常系数乘法器。该乘法器的输入字长为15bits(Q3格式)输出字长为15bits(Q3格式),常系数字长为15bits(Q14格式)。采用SM IC0.18 um工艺进行综合,本设计的面积为13 974滋m 2,并在100M H z的时钟频率下功耗为0.69m w。通过与其它算法实现的乘法器进行分析与比较,说明了该设计在满足性能的同时,实现了较小的面积与较低的功耗。