一种面向多媒体和通信应用的处理器指令集及架构实现

提出了一种面向多媒体和通信应用的CPU和DSP一体化计算的指令集架构,并设计实现了一款基于该指令集架构的VLIW DSP处理器.该CPU和DSP融合指令集架构中的CPU指令兼容已有MIPS 4KC指令集,DSP指令为自主设计.针对多媒体和通信常用算法中并行度高等特点,提出了多条基于像素操作、向量操作和复数操作的DSP指令,并详细说明了实现这些指令的关键功能模块的电路实现方法.实验结果表明,在多媒体的插值、重建以及通信的滤波、FFT等算法上,采用本文提出的面对特定应用的指令集具有较明显的优势.流片测试结果证明该指令集架构可实现且有效.

一种DSP和通用CPU一体化的处理器架构及其4核实现

提出了一种DSP和通用CPU一体化的处理器架构,并完成了一款基于该架构的同构4核处理器设计和流片验证.该处理器基于VLIW结构,支持自主定义的DSP指令系统,兼容现有通用的MIPS 4KC处理器指令集,支持最大8个指令通道的并行发射.处理器在不改变CPU的指令编码以及执行顺序的前提下,实现了芯片结构上的DSP和CPU执行处理的一体化,适合在统一的平台上同时完成宽带通信和多媒体的信号和协议处理的嵌入式应用开发.处理器内核通过自主定义的DSP指令字中前后并行标识位和一条专用的前导paralink指令实现了DSP与CPU指令的并行发射.在4核处理器的同构架构上,采用了全局读局部写的多核间片上数据存储策略,在控制硬件开销的基础上实现片上数据的共享.仿真和流片验证结果表明,所提出的DSP和CPU一体化处理器架构可行,在宽带通信和多媒体等嵌入式应用上具有优势.

DTMB标准中LDPC译码器的优化设计与实现

介绍了一种适用于中国数字电视国标(DTMB)系统的低密度奇偶校验码(LDPC)译码器的新结构。该结构利用分块译码的方法复用相同的资源以达到提高资源利用效率的目的,实验结果表明该结构译码器相比于传统的半并行译码器在资源利用效率上有较大的提高。同时,该结构也可应用于其他LDPC码的译码器上,尤其对码长较长的LDPC码有较好的表现。

一种支持多数据块混合处理的FFT优化方法

针对快速傅里叶变换处理器中运算通路深流水线气泡会导致性能损失以及不同点数的快速傅里叶变换存在吞吐率不均衡问题,提出了一种可以同时支持多个快速傅里叶变换数据混合处理的优化方法。设计了一种深度流水的可配置蝶形处理电路以及可支持多数据块混合处理的块浮点处理架构,使得在同一硬件框架下可支持1个基9/2个基8/3个基5/4个基4/5个基3的高精度蝶形运算,运算速率和资源效率较高。基于上述方法,实现了一种支持4G/5G标准的多模高性能快速傅里叶变换处理器,可以支持64~4 096点的FFT/iFFT和12~3 240点的DFT/iDFT处理(60种点数模式)。该快速傅里叶变换处理器基于55 nm CMOS工艺实现,面积1.59 mm^(2),最高工作频率500 MHz,单数据模式下最大吞吐率1.5 GS/s,混合数据模式下最大吞吐率2.2 GS/s。与近年研究相比,该设计在增加较少资源的情况下,实现了更多点数支持、更高的吞吐率(2X~6X)和各种点数下更均衡的性能。

一种使用相位合成结构的多相位输出全数字DLL电路

针对传统多相位DLL(delay locked loop,DLL)电路存在的大面积、高功耗、设计周期长、不便于移植到其他工艺等缺点,提出一种产生多时钟相位输出的全数字延迟锁相环(all-digital delay locked loop,ADDLL)电路。该电路在SMIC 55 nm CMOS标准工艺下基于标准单元设计实现。使用相位合成模块产生多相位输出,可以通过级联更多相位合成模块产生更多输出相位。与传统多相位DLL电路相比,ADDLL电路面积更小、功耗更低,且采用标准单元设计,可以减少设计周期。后仿真测试结果表明,该DLL能够产生21个不同相位的输出信号,工作频率范围为860 MHz~1.04 GHz,面积为0.0017 mm^(2),供电电压为1.2 V时功耗为2.66 mW,分辨率为13 ps。