基于配置模式匹配和层次化映射结构的高效FPGA码流生成系统研究

码流生成在FPGA电子设计自动化(EDA)流程中,提供应用电路在芯片上物理实现所需的精准配置信息。现代FPGA的发展一方面呈现出器件规模及码流容量越来越大的趋势,另一方面越来越多可变阵列大小的嵌入式应用(例如eFPGA)又要求码流生成器具备更高的配置效率以及更精简的可重构数据库。针对码流生成时间增加的问题和阵列规模任意缩放的需求,该文提出一种模式匹配和层次映射的码流生成方法,即对编程单元按配置模式进行分类建模,在配置时按模型进行调用匹配,并采用了层次化的码流映射策略,使得数据库可随阵列排布调整动态生成。该方法可有效应对FPGA嵌入式应用中码流容量的增大以及阵列规模可变所带来的挑战,同时相比平面化的建模及映射方法,码流配置的时间复杂度由O(n)降低为O(lgn)。

面向eFPGA的拼接式布线资源建模方法

嵌入式可编程门阵列核(eFPGA)在定制过程中的每一次迭代,都需要在新生成的布线资源图(RRG)上进行布线,进而完成该次迭代对面积/时序等参数的评估。传统的eFPGA RRG建图方法,在每次评估迭代时都需要重新生成全芯片的结构描述并在其基础上建立布线边和布线点,建图问题复杂度随芯片规模线性增大,很容易达到性能瓶颈。为了应对上述挑战,首先针对复用单元类型建立其RRG模型以及互连关系模型,然后采用一种根据资源排布关系,以动态拼接方式即时生成不同待评估阵列规模RRG的方法。实验证明,其相较于传统方法,在复用单元类型库不变的eFPGA评估过程中,依赖更小且近乎不变的数据库,建图总时间降低了约84%,内存峰值占用平均降低了约64%,从而提高了eFPGA的评估效率。