用于射频SOC芯片的低噪声高电源抑制比LDO

设计了一种能够为射频芯片提供低噪声、高PSRR、全集成LDO。采用SMIC 0.18μm RF工艺实现,芯片有效面积0.11 mm^2。测试结果表明:当输出电流从0跳变为20 mA时,最大Ripple为100 mV,稳定时间2μs;当输出电流为20mA,频率到1 MHz的情况下,PSRR<-30 dB;从1～100 kHz的频率范围内输出电压积分噪声为21.4μVrms;在整个工作电压范围内(2.1～3.3 V)输入电压调整率<0.1%;在整个输出电流的范围内(0～20 mA),负载调整率<0.44%;LDO消耗了380μA的电流(其中Bandgap消耗了260μA的电流)。