利用CPLD实现DDS的逻辑控制

介绍了在 DDS电路设计中 ,用 CPL D产生波形时序的一个实例 ,他采用 A ltera公司的 EP1K5 0 TC14 4器件及MA X+PL U S 开发系统实现。由于采用该器件 ,简化了电路设计 ,减小了设备体积 ,同时也使系统的可靠性和设计的灵活性大大提高。

基于TS101的SAR回波信号模拟器设计与实现

针对SAR系统的测试要求,设计了一套基于DSP处理器TS101的SAR回波模拟器。该模拟器采用标准的CPCI 6U板。利用CPCI总线技术实现人机交互,能够根据目标回波参数生成所需的SAR回波数据,并通过DSP的链路口输出两路正交回波信号。测试结果表明,该模拟器生成的回波信号质量高,实时性强,能够满足SAR系统测试的需求,具有很高的工程应用价值。

微型SAR成像系统分析

微型SAR分辨率高,体积小,重量轻,受到广泛重视,将广泛应用于无人机侦察平台。介绍了调频连续波SAR的去调频信号模型,重点推导了多普勒误差的补偿方法,并推导出改进的距离-多普勒成像算法。通过仿真和实时成像验证了该算法的正确性和可行性。

调频连续波雷达距离-速度配对方法

通过分析线性调频连续波雷达回波差拍信号的频谱特点,提出了一种目标差拍幅度谱值配对和多普勒测距误差校正及解决距离-速度耦合的方法,并进行了计算机仿真。仿真结果验证了本文方法的有效性。

一种调频连续波距离-速度配对处理方法

通过分析线性调频连续波雷达回波差拍信号的频谱特点,提出了一种目标差拍幅度谱值配对和多普勒测距误差校正及解决距离-速度耦合的方法,并进行了计算机仿真。仿真结果验证了本文方法的有效性。

基于FMC标准的DRFM设计

本文给出了一种基于FMC标准的DRFM数字板卡设计。母板上集成了一款高性能的FPGA,ADC、DAC分布在独立的小子板上,它们之间通过FMC连接器互联。高速ADC实现模拟信号的中频采样,DAC完成干扰信号的中频输出功能,FPGA负责相关的处理、运算及时序控制。ADC采样频率为5GHz,波形的转换率也达到4GHz,可广泛应用于电子战和宽带数字接收机中。

一种可重构的处理器架构

本文介绍了一种可重构数字信号处理器架构。该处理器基于VLIW+SIMD结构,以粗粒度的运算宏作为可重构部件,采用静态重构的方式实现架构的重组,可实现1~4个逻辑核,每个逻辑核可集成1~16个运算宏。

基于HXDSP1042的JPEG压缩算法实现及优化

为满足合成孔径雷达(Synthetic Aperture Radar,SAR)系统对SAR原始灰度图处理的实时性要求,在分析了JPEG编码原理和双核HXDSP1042硬件架构的基础上,提出了一种基于HXDSP1042的JPEG压缩算法实现及优化方法。该方法运用HXDPS1042的双核资源及并行汇编指令来实现和优化JPEG压缩算法。实验结果表明,该方法在SAR灰度图大小为512×512及1024×1024时,双核HXDSP1042优化实现的JPEG压缩算法运算时间分别仅为17.36 ms和52.76 ms,有效地缩减了JPEG压缩算法的运行时间,满足合成孔径雷达系统的实时性要求。