一种基于FPGA进位链的时间数字转换器

提出了一种基于Xilinx Virtex-5FPGA的时间数字转换器。利用Virtex-5中专用进位链CARRY4构造的延迟链,对时钟周期进行内插以得到更高精度的测量。此外,运用布局布线约束来减少延迟链的不一致性,降低了微分非线性（DNL）以及积分非线性（INL）。仿真结果表明,最低有效位（LSB）为52.22ps,精度（RMS）约为25ps,INL为0~0.9LSB,DNL为-0.03~0.1LSB。

基于FPGA的高精度多通道时间数字转换器设计

采用Xilinx Virtex-5FPGA芯片,实现了一种高精度、多通道时间数字转换器的设计。每个通道配有一条抽头延迟线,每条延迟线由64个快速超前进位链(CARRY4)组成。布线后,延迟线成链状结构紧密排列,有效消除了布线路径带来的误差,降低了积分非线性和微分非线性误差。仿真结果表明,设计的时间数字转换器的最低有效位约为26.35ps,有效精度约为14ps,INL小于4.3LSB,DNL在-0.8LSB^2.4LSB范围内。

一种基于FPGA的时钟相移时间数字转换器

提出了一种基于Xilinx Virtex-5FPGA的时钟相移采样(SCS)时间数字转换器(TDC)。利用Virtex5内部的时钟管理模块(CMT)产生16路固定相移的时钟信号,经过16路D触发器对输入信号同时进行采样量化。与传统的基于抽头延迟链结构相比,所用资源更少,性能更加稳定。仿真结果表明,该TDC的精度高于64ps,占用数字时钟管理(DCM)与锁相环(PLL)资源小于20%,积分非线性(INL)和微分非线性(DNL)都小于0.3LSB。

基于0.18μm CMOS抽头延迟链时间数字转换器设计

本文提出一种基于0.18μm CMOS抽头延迟链时间数字转换器(TDC,Time-to-Digital Converter),共设计128级压控延迟链。通过对称结构延迟锁相环的使用,增加了延迟链的稳定性,减小了系统时钟歪斜与抖动。仿真结果表明:电源电压为1.8V,参考时钟频率为250MHz时,TDC最低有效位(LSB)约为84.6ps,有效精度(RMS)约为40.6ps,微分非线性-0.7LSB<DNL<0.8LSB,积分非线性-0.9LSB<INL<1.4LSB。