一种基于阵列配置加速比模型的无损压缩算法

针对现有压缩算法通过增加复杂度来降低压缩率,获得信息高效传输的问题。该文提出阵列配置加速比模型,证明低压缩率不一定能提高传输效率,并找到影响信息传输效率的因子,即解压模块吞吐率和数据块压缩率。将影响因子与配置信息特征结合,设计了一种新的无损压缩算法,并硬件实现了解压模块,吞吐率可达到16.1 Gbps。采用AES,A5-1和SM4对无损压缩算法进行测试,然后与主流无损压缩算法LZW,Huffman,LPAQ1和Arithmetic对比。结果表明,整体压缩率相当,但该文压缩算法产生的数据块压缩率经过优化,不仅能满足加速需求,且具有高吞吐率的解压性能;该文无损压缩算法获得的配置加速比,比硬件吞吐率理想情况下的LPAQl,Arithmetic,Huffman,LZW算法分别高8%,9%,10%,22%左右。

可重构非线性布尔函数利用率模型研究与硬件设计

为解决序列密码中非线性布尔函数(Non-Linear Boolean Function,NLBF)硬件资源利用率低的问题,该文对以查找表(Look-Up Table,LUT)为基本构件的利用率模型进行研究,并结合适配算法的前期处理结果确定影响硬件利用率的3个基本参数(LUT大小、单元规模和输入端口数目);在此基础上,以变量频次为约束实现NLBF的映射,完成非线性运算单元的设计,单元支持多路并行处理。在SMIC 180 nm下进行逻辑综合,并行度为32时,工作频率达到241 MHz,吞吐率为7.71 Gb/s;对不同NLBF进行利用率评估,利用率均达到91.14%以上,并且随着并行度增加,利用率不断增大。

高效适配NLBF型序列密码的全局定向搜索算法

针对序列密码中非线性布尔函数(NLBF)适配算法不具普遍性及资源消耗较多的问题,提出一种基于NLBF与项和真值表相结合的全局定向搜索算法。首先,通过NLBF中与项比率的分析,得出合理的查找表(LUT)适配形式;随后,提出布尔函数归类算法,归类算法从高次到低次搜索NLBF中全部与项,并对各与项进行"吸收"及"合并"处理;最后,提出基于真值表的配置信息生成算法,该算法通过遍历真值表的方式,生成LUT存储的配置信息以完成NLBF的运算。对序列密码进行适配发现,布尔函数归类算法能完成现有NLBF型序列密码的适配,且对常用的ACH-128、Trivium及Grain等算法更易适配;同时从对比结果可以看出,全局定向搜索算法的资源消耗较基于Shannon分解定理的适配算法及遗传算法明显要少;同时从资源消耗情况来看,4输入LUT消耗最多,6输入LUT消耗最少。

基于PCIE接口的IPSec加速SoC设计

为达到IPSec实现的高速性、灵活性以及安全性,设计一个IPSec加速SoC。引入高速PCIE接口突破主机与SoC通信速度瓶颈;采取多核设计技术和层次化存储结构,构建以交叉存储为主的高速数据交换区和以邮箱为主的引擎间状态通信区;采用指令级并行和流水线并行技术,对IPSec协议中算法进行多核映射。实验结果表明,该SoC对于IPSec中典型分组密码算法AES的吞吐率可达1Gbps,对于认证算法SM3可达2Gbps,较好地满足了高速网络处理需求。