基于关键路径延时检测的自适应电压缩减技术

为了减小传统的最差情况设计方法引入的电压裕量,提出了一种变化可知的自适应电压缩减(AVS)技术,通过调整电源电压来降低电路功耗。自适应电压缩减技术基于检测关键路径的延时变化,基于此设计了一款预错误原位延时检测电路,可以检测关键路径延时并输出预错误信号,进而控制单元可根据反馈回的预错误信号的个数调整系统电压。本芯片采用SMIC180 nm工艺设计验证,仿真分析表明,采用自适应电压缩减技术后,4个目标验证电路分别节省功耗12.4%,11.3%,10.4%和11.6%。

SoC低功耗多电压设计方法的研究进展

综述了片上系统(So C)低功耗多电压设计方法的研究进展。介绍了低功耗多电压设计方法的研究背景和国内外的研究现状。重点探讨了低电压、多电源电压、电源门控、动态电压频率缩减(DVFS)和自适应电压缩减(AVS)等多电压低功耗设计方法。最后,对低功耗多电压设计方法未来的发展趋势进行了预测和分析,认为DVFS和AVS等新颖的低功耗设计方法将成为未来学术界和工业界研究的热点。

一种基于In-Situ AVS技术的低功耗处理器实现方法

为了进一步降低ARM Cortex M0处理器的功耗,提出了一种基于In-Situ AVS(Adaptive Voltage Scaling)技术的低功耗电路实现方法.该方法通过电路的路径延时估算出监测窗口大小(ΔT)和电压调整的错误(pre-error)数量阈值(nlimit),将部分关键路径的触发器替换成实时延时检测电路,对重要的几条路径的延时和错误进行实时监测,经AVS控制单元和电压调整模块随着PVTA的变化自适应地调整电压,有效地降低电路功耗.在SMIC 180nm工艺下设计了一款ARM Cortex M0处理器,将此方法应用于处理器的一个关键模块,即AHB到APB的桥接电路(AHB_to_APB).测试结果表明,在一个观测区间(N=1 000)内错误率为8.9E-4时,电路功耗降低了28%.