衬底耦合噪声的测量与分析

提出了一种测量衬底耦合噪声的新型电路结构。为了能够将耦合噪声放大到方便于片外测量的幅度 ,采用了数字预校正技术 ,在测量工作真正开始之前就基本消除每一级运放的输入失调。并基于这项技术用 0 .6 μm CMOS工艺实现了一块芯片 ,以衡量不同的隔离措施对于降低耦合效应的有效程度。采用这项技术 ,仅用普通的低精度 (8- bit)

低功耗33MHz采样频率,10比特流水线结构的模数转换器

介绍了一个 33MHz,10bit,3 3V流水线结构的模数转换器 (ADC) .该ADC采用了一种带预放大级的运算放大器和一种动态比较器来降低功耗 ;采用了电荷泵电路来提升时钟信号的电压 ;采用了一个恒跨导偏置电路 .本芯片在 0 35 μmCMOS工艺上实现 ,芯片面积为 1 2× 0 .4mm2 .芯片工作在 33MHz时功耗为 6 9 4mW ,采样 16MHz正弦信号时的信噪比 (SNDR)为 5 8 4dB .