面向数字时钟调相的高精度低跃变控制码设计

面向数字时钟调相系统,提出了一种相位插值控制码匹配方法,减少了相邻相位之间控制码变化的位数,减小了相位误差和幅度跃变。通过迭代的思想,同时平衡控制码跳变所带来的误差与相位调整之间的转换关系,并行考虑控制码对输出信号幅度的影响,实现相位误差更小的电路结构。仿真结果表明,在文中的控制码调相下,电路输出时钟信号的幅度跃变小于6%。

多码率LDPC码高速译码器的设计与实现

低密度奇偶校验码(LDPC码)以其接近香浓极限的性能得到了广泛的应用。如何在FPGA上实现多码率LDPC码的高速译码,则是LDPC码应用的一个焦点。本文介绍了一种多码率LDPC码及其简化的和积译码算法;设计了这种多码率LDPC码的高速译码器,该译码器拥有半并行的运算结构和不同码率码共用相同的存储单元的存储资源利用结构,并以和算法与积算法功能单元同时工作的机制交替完成对两个码字的译码,提高了资源利用率和译码速率。最后,本文采用该结构在FPGA平台上实现了码长8064比特码率7/8、6/8、5/8、4/8、3/8五个码率的多码率LDPC码译码器。测试结果表明,译码器的有效符号速率达到200Mbps。

一种LDPC编码高阶调制系统的联合解调解码方法

该文用一种级联码模型描述了LDPC编码高阶调制系统。该级联码模型以LDPC码为外码,二-十进制转换码为内码,再加一个删余模块构成。基于这种级联码模型,该文给出了其联合校验方程和二分图,并提出了级联码置信度传播算法,实现了LDPC编码高阶调制系统的联合解调解码。仿真表明,该文提出的联合解调解码算法有效地改进了LDPC编码高阶调制系统的性能。

应用循环移位矩阵设计LDPC码译码器

通过对DVB-S2和WiMAX等标准中的实用LDPC码的分析,导出了其共同的基于循环移位矩阵的校验阵结构;设计了一种基于循环移位矩阵的LDPC码译码器,该译码器拥有每行块(列块)逐块、逐行块(列块)的半并行译码机制、通用的外信息存储单元和串行运算单元,可以用相同的结构实现不同码率的各种LDPC码.采用该结构在Altera EP2S60芯片上实现了码长为8064、比特码率为7/8,6/8,5/8,4/8,3/8这5个码率的多码率LDPC码译码器.测试结果表明,译码器的有效符号速率达到80 Mbit/s.

具有大码间距和大环路的QC-LDPC码的构造

本文总结了基于循环移位矩阵的QC-LDPC码的基矩阵和校验阵在维度、最小码间距和环路特性方面的关系。在此基础之上,本文提出了同时具有大的码间距和好的环路性能的QC-LDPC码的构造方法,首先构造了具有优化的维度分布和较大的最小码间距的基矩阵,再为基矩阵对应的模矩阵选择合适的循环偏移参数,从而构造了一类同时具有大码间距和大环路性能的QC-LDPC码。仿真结果表明,本文构造的QC-LDPC码,在相当宽的码长范围内优于802.16e标准的QC-LDPC码。

面向无线通信的多模式信道纠错码译码

设计了一种面向无线通信的兼容卷积码、Turbo码和LDPC码的多模式信道纠错码译码器.这种译码器通过一个串行运算器,用于各种不同参数的卷积码的Viterbi译码、Turbo码MAX-Log-MAP译码与LDPC码的和积译码;通过多个串行运算器并行数据处理,实现高速的纠错码译码.通过可配置的结构,实现各种不同卷积码、Turbo码和LDPC码的快速解码.在65nm CMOS工艺下,该译码器资源约为2.1 mm2,slow case下时钟速率600MHz;工作在600MHz时,可完成300Mb/s的卷积码译码和LDPC码译码,及160Mb/s的Turbo码译码,满足主要标准的信道译码需求.

面向LTE-A宽带通信的并行比特协处理器

通过时分复用的硬件方法,设计实现了面向LTE-A宽带通信的PBC(Parallel Bit Coprocessor)并行比特协处理器。该协处理器支持2G/3G/LTE/LTE-A标准的高速比特处理。协处理器以并行计算的结构,支持CRC校验、卷积码/Turbo码编解码、比特交织等宽带通信中的比特处理,吞吐率达600 Mb/s。在65 nm CMOS工艺下,该译码器面积约为1.9 mm×2.1 mm,slow case下时钟速率550 MHz;工作在510 MHz时,可完成面向LTE-A的600 Mb/s高速比特处理需求。

一种基于LDGM码的有损信息压缩方法

利用多边缘二分图代替传统的三分图,实现对低密度生成矩阵码(Low density generator matrix codes,LDGM码)的描述。基于多边缘二分图,提出多边缘置信度传播算法和滤波衰减消解方法,实现基于LDGM码的二进制信息压缩编码。仿真结果表明,该算法具有近香农限的压缩性能,并具有较低的复杂度。

LDPC码高速译码器的设计与实现

通过对LDPC码(低密度奇偶校验码)的迭代译码算法的分析,提出了一种同时能够对两个码字进行译码,使得译码器中的变量节点和校验节点交替被两个码字使用的译码器结构。该结构不仅适用于全并行结构的LDPC码译码器,也适用于目前广泛采用的半并行结构译码器。以此结构为基础,实现了一个长度为1008bit,改进半并行结构的LDPC码译码器。此结构能够充分利用现有半并行结构译码器的逻辑资源,将译码器数据吞吐率提高近一倍。测试结果表明,该译码器的有效信息速率达到45Mbps。

一种基于循环移位矩阵的LDPC码构造方法

具有准循环结构的低密度奇偶校验码(QC-LDPC Codes)是目前被广泛采用的一类LDPC码。本文提出了一种结合PEG算法构造基于循环移位矩阵的QC-LDPC码的方法。该方法首先将QC-LDPC码传统的基于比特的二分图简化为基于Block的二分图,然后在该图中采用PEG算法遵循的环路最大原则确定每一个循环移位矩阵的位置,最后根据QC-LDPC码的环路特性为每一个循环移位矩阵挑选循环移位偏移量。利用该算法,本文构造了长度从1008bit到8064bit,码率从1/2到7/8各种参数的LDPC码。仿真结果表明,本文构造的LDPC码性能优于目前采用有限几何、两个信息符号的RS码、组合数学等常用的代数方法构造的QC-LDPC码。

喷泉码纠错的无线网络切片传输时间分析

为了提高无线通信中网络切片传输的吞吐率,避免引入大量的反馈延时,将无重传的喷泉码机制用于无线网络切片的纠错传输.在该方案中,采用基于喷泉码的前向纠错机制代替传统的自动重传请求机制,实现网络切片的无线传输;并针对喷泉码纠错机制,优化了网络切片的切片方案.这种方案,通过喷泉码无重传以及低冗余度的纠错特性,可以降低网络切片传输协议的复杂度和传输延时;尤其在丢包率较大的网络环境下,单位时间内喷泉码方案可以传输更多的有效切片数据,提高无线网络切片的传输吞吐率.在此基础上,分别构建了基于喷泉码的无线网络切片传输系统和基于自动重传请求方案的无线网络切片传输系统,并对这两个系统的传输时间进行了分析和比较.仿真结果表明:当网络丢包率超过5×10-2时,网络切片采用喷泉码方案具有比自动重传请求方案更低的传输时间;当丢包率为10-1时,喷泉码方案的传输时间比自动重传请求方案可降低22%以上;随着丢包率的增大,喷泉码方案在传输时间上的优势更加明显.

一种高吞吐率的系统Raptor码并行译码方法

在系统Raptor码译码中,针对高复杂度的高斯消元运算导致译码延时大、吞吐率低的问题,提出一种低延时高吞吐率的降维并行译码方案。该方案采用仅对少量丢包译码的低复杂度降维运算,替换对全部源数据包译码的高斯消元运算,降低译码延时;并针对降维译码采用全并行的硬件结构实现,提高译码吞吐率。依此方案,在Xilinx FPGA XC7K410T平台上实现系统Raptor译码器。测试结果表明,当网络丢包率在10-2以下时,译码数据吞吐率达到3.5Gbps,是相同硬件下采用高斯消元译码实现的80倍以上。

基于ARM的远程重构通讯控制模块的设计

本文介绍了一个由CPLD/FPGA、PAD、SoC等组成的"通用"的嵌入式测控平台。在阐述了嵌入式测控平台中实现远程重构的意义、结构和关键技术的基础上,设计并实现了基于ARM的远程重构通讯控制级模块,对上述嵌入式测控平台,实现了远程软硬件资源可重构的功能。为开发各种智能化、小型化现代测控系统提供了可重用、高性能、网络化的软硬件基础平台和高效的开发模式。从而,大大缩短了软、硬件开发的周期,具有十分重要的意义。

一种高速时钟信号数字调相器设计

时钟调相电路在高速串行数据传输(Serializer-Deserializer,Serdes)和时钟数据恢复等技术中得到广泛应用,如何实现结构简单、精度高的多相时钟,是提高Serdes性能的核心.本文提出了一种改进的粗精调结合的数模转换结构,提高了时钟信号的多相位插值的精度.该时钟电路是一种由数字信号控制的64相位的高速时钟信号调相电路,采用多组双尾电流源的双路差分恒流放大器和单尾电流源的双路差分恒流放大器,分别实现粗调和微调,完成基于电流的相位调节.本文提出的数字信号控制高速时钟信号调相电路,具有频率高、稳定性强、精度高、结构简单、易于实现等优点.基于以上方法,完成了基于SMIC 55 nm CMOS标准工艺的3.5 GHz、64相位输出的高速时钟调相电路,模块版图面积为0.039 mm2,具有较小的面积;电路理论分析表明,采用这种结构的相位插值器,DNL和INL出现的最大偏移度数都在1°左右,具有较高的精度.

并行高吞吐率多模极化码编码器设计

为获得可以支持多种码长、具有更高吞吐率的极化码编码器,提出一种32 bit并行级联的多模极化码编码器结构。每时钟周期内更新生成矩阵的32行,进行32 bit并行编码,从而加快编码速度。通过两级编码结构的级联简化编码器结构,以支持64 bit～4 096 bit码长的极化码编码。实验结果表明,在Xilinx XC6VLX240t的FPGA上,该编码器主频为303.82 MHz,吞吐率为9.72 Gb/s,寄存器与查找表资源相比快速傅里叶变换结构分别降低了77.6%与63.3%,在65 nm CMOS工艺下主频可达0.796 GHz,吞吐率可达24.615 Gb/s。

面向LTE-A的高性能低复杂度数字前端滤波器

LTE-A(Long Term Evolution-Advanced)以其优异的性能,成为未来4G的通信标准.然而LTE-A指标要求数字前端滤波器不仅要有很窄的过渡带,还要有很低的通带纹波,使数字前端滤波器的复杂度显著提升.采用基于频率屏蔽响应技术的FRM(frequency-response masking)滤波器,通过对其插值因子、滤波长度和纹波幅度的优化,实现了满足LTE-A性能的低复杂度前端数字滤波器.仿真结果表明,在LTE-A标准下,当带宽为1.4MHz、3MHz、5MHz、10MHz、15MHz和20MHz时,FRM滤波器的复杂度分别为68、79、87、87、87和87.与传统FIR滤波器相比,此FRM滤波器复杂度降低约50%,性能也优于FIR滤波器.

一种使用相位合成结构的多相位输出全数字DLL电路

针对传统多相位DLL(delay locked loop,DLL)电路存在的大面积、高功耗、设计周期长、不便于移植到其他工艺等缺点,提出一种产生多时钟相位输出的全数字延迟锁相环(all-digital delay locked loop,ADDLL)电路。该电路在SMIC 55 nm CMOS标准工艺下基于标准单元设计实现。使用相位合成模块产生多相位输出,可以通过级联更多相位合成模块产生更多输出相位。与传统多相位DLL电路相比,ADDLL电路面积更小、功耗更低,且采用标准单元设计,可以减少设计周期。后仿真测试结果表明,该DLL能够产生21个不同相位的输出信号,工作频率范围为860 MHz~1.04 GHz,面积为0.0017 mm^(2),供电电压为1.2 V时功耗为2.66 mW,分辨率为13 ps。

基于DSP的低复杂度数字电视接收机频域均衡器

基于DSP的数字电视频域均衡需要大量的复数除法,给接收机的实现带来了巨大的困难。对此提出了一种基于DSP低复杂度的,兼容单、多载波的DTMB接收机频域均衡器。该均衡器先将复数除法转换为实数除法,再对除数进行PCM A-Law和μ-Law压缩编码,然后以压缩编码后的码字作为索引进行查表,得到除数的倒数,最后通过乘法实现频域均衡器。仿真结果表明,提出的基于DSP的频域均衡方法,存储空间较少,消耗的指令周期数较少,运算速度快,同时性能较高。

串行SCL极化码译码器

基于列表的极化码串行抵消译码算法(SCL算法)可以改善中短码长的误码性能,但其递归结构大大降低了译码吞吐率,但同时也带来了大的硬件复杂度和硬件资源消耗.本文提出了非递归结构的基于似然比的列表串行抵消译码算法(LLR-SCL算法),设计了码长为1 024比特、搜索路径为2的LLR-SCL译码器.仿真测试表明,该译码器具有较好的误码性能,且在Xilinx XC7V2000FPGA上主频可以达到227 MHz,占用硬件资源较低,复杂度小.

浅谈企业内审工作中的问题与对策

就我国目前的现状来看,企业的内审工作仍然存在着各种各样的问题,而这些问题的存在不仅仅影响到企业内部审计的效果,更阻碍了企业的发展。本文简单的探讨企业内审工作中的问题及对策。