32位浮点阵列乘法器的设计及算法比较

讨论了乘法器用于补码运算的几种算法。通过比较,发现改进型Booth算法是较为理想的算法。该算法在不考虑乘数和被乘数符号的情况下,都可以用统一的步骤来完成乘法运算,而且无需对乘积作任何修正,这极大地提高了乘法器的运算速度。结合改进型Booth算法,设计了一个高性能32位浮点阵列乘法器,它能在单个时钟周期内完成一次24位整数乘或32位浮点乘。该乘法器适于VLSI实现,已被应用于DSP芯片设计之中。

CMOS门电路延迟时间经验模型与估算

本文讨论了CMOS门电路延迟时间两种手工分析模型,介绍了门延时经验模型的建立及使用方法,并与Hspice模拟结果进行了比较。手工分析模型和经验模型可用于CMOS门电路延时近似分析和计算,具有一定的实用性。

一种新颖的UART自适应波特率发生器的设计

实现了一种应用于UART中的自适应波特率发生器的设计。设计通过使用计数器和边沿检测器对串行线路上的一个低电平周期进行精确计数,然后经过一系列比较迭代,最终得出串行线路数据波特率。利用Quartus软件工具完成电路物理设计、仿真及综合,结果表明电路能正确地探测出串行数据波特率。最后将电路实现于CycloneII系列FPGA上。运用该电路可以简化UART接收器部分设计。

一种改进的嵌入式存储器测试算法

基于一种适合于测试静态简化故障的MarchSS算法,提出了一种改进的嵌入式随机存取存储器测试算法-MarchSSE算法。该算法在测试长度不变的情况下,不仅能测出MarchSS算法所测试的全部的功能故障,而且还能检测出MarchSS算法所遗漏的固定开路故障,以及大部分的动态故障,故障覆盖率得到了大幅度地提高。

一种4-Mb高速低功耗CMOS SRAM的设计

高性能的系统芯片对数据存取速度有了更严格的要求,同时低功耗设计已成为VLSI的研究热点和挑战。本文设计了一款4-Mb(512K×8bit)的高速、低功耗静态存储器(SRAM)。它采用0.25μmCMOS标准工艺和传统的六管单元。文章分析了影响存储器速度和功耗的原因,重点讨论了存储器的总体结构、灵敏放大器及位线电路。通过系统优化,达到15ns的存取时间。

大容量SRAM中长互连线RC延迟的高速译码电路的研究

文章分析了CMOS逻辑门驱动长互连导线时产生的延迟情况,并给出了驱动的延迟模型。在此基础上提出一种新的考虑RC延迟时高速CMOS逻辑链的设计方法。并使用上述方法设计出一款4Mb SRAM的高速译码电路。仿真表明在大扇出、大负载、长互连线的情形下,电路延迟时间仅有1.85ns。比传统的使用等效电容的优化方法快出0.12ns,电路面积节约30%,并且功耗明显的降低。

基于改进cordic算法的NCO设计

提出了一种改进cordic(coordinate rotation digital compute,坐标数字旋转)算法,用于实现NCO(数控振荡器)的设计。该算法能够预先确定所有迭代的旋转方向,相对于传统cordic算法,减少了硬件资源消耗。采用Altra公司CycloneII系列芯片EP2C5AF256A7进行FPGA验证,结果符合设计要求。

一种ROM-Less的流水线型DDS设计

本文介绍一种ROM-Less直接数字频率合成器设计。利用正弦多项式近似直接产生数字正弦波,而无需限制相幅转化速度的ROM.。其数字部分采用流水线结构,可以实现高速,小芯片面积,并且可以得到约为-85dBc的无杂散动态范围,提高了整个DDS系统的性能。关键字:直接数字频率合成器;ROM-Less;多项式近似;

基于改进CORDIC算法的DDS设计

CORDIC算法由于其高速度和高精度而被广泛应用于直接数字频率合成器(DDS)等数字通信电路领域。在传统CORDIC算法的基础上,对CORDIC算法进行改进,减小了传统CORDIC算法所需的ROM空间,提高了电路运行速度;完成了DDS电路的设计。采用Altera公司Cyclone Ⅱ系列芯片EP2C5AF256A7进行FPGA验证,资源得到了节省。

一种使用浮动电源线嵌入式超低功耗SRAM的设计

为了解决存储单元的亚阈值泄漏电流问题,分析了在深亚微米下静态随机存储器(SRAM)6-T存储单元静态功耗产生的原因,提出了一种可以有效减小SRAM静态功耗浮动电源线的结构,并分析在此结构下最小与最优的单元数据保持电压;最后设计出SRAM的一款适用于此结构的高速低功耗灵敏放大器电路.仿真测试表明,使用浮动结构的SRAM的静态功耗较正常结构SRAM的静态功耗大大减小.

一种用于浮点DSP的流水线结构DMA设计

本文提出了一种用于32位浮点DSP处理器的改进型DMA结构。采用两级数据流水线结构,外设与内部存储器的数据传输速率比原来提高了一倍。使用Verilog HDL语言对其进行编码和仿真,仿真结果表明工作频率达到250MHz以上,满足设计要求。

0．8μm SOI CMOS技术及电路研制

SOI CMOS技术在一些特殊应用领域中有着体硅无法比拟的优势文中叙述采用SIMOX材料和0.8μm SOI CMOS工艺加固技术成功研制出抗辐射性能较好的器件和电路,并且给出了SOI CMOS器件的特性随辐照总剂量的变化关系,试验电路通过了总剂量500 Krad(Si)钴60γ射线辐照实验。

柔性设计技术在高性能数字信号处理器设计中的应用

本文提出大规模集成电路的柔性设计技术。将该技术应用到一种高性能DSP的设计中,解决了多晶硅电阻大、衬底接触孔问题,简化了工艺,提高了成品率和可靠性,降低了研发成本。

一种适合于SoC集成的UART核的设计实现

文章主要介绍一个通用异步接收器∕发送器(UART)核的设计。按串行通信协议进行设计,具有模块化、兼容性和可配置性,适合于SoC(System-on-a-Chip)应用。仿真结果表明该核满足收发要求,功能正确;在RTL级充分考虑了资源共享,实现了对电路的优化。该IP核已用于一款16位定点DSP芯片的设计中。

一种用于锁相环快速锁定的动态鉴频鉴相器

设计了一种用于电荷泵锁相环(CPPLL)快速锁定的动态鉴频鉴相器(PFD)。该PFD采用传统结构,利用开关延时动态D触发器预充电,复位时间内输入时钟边沿未发生丢失,有效地消除了盲区。基于TSMC 0.18μm CMOS工艺,用Cadence Spectre对其进行仿真验证。结果显示,采用新型PFD的锁相环,其锁定速度提高40.3%,频率范围达1 MHz^2 GHz。

一种应用于串行通信中抗噪声接收电路的设计

文章实现了一种应用于串行通信中的抗噪声接收电路的设计。UART被广泛应用于在远端设备之间进行串行通信,传统接收电路在位周期的中央对信号进行采样,但是由于各种随机噪声的干扰,会引起数据采样错误,造成通信出错。文章提出的设计方法是利用一个累加器在一个特定窗口周期内对串行数据进行采样并累加,再根据累加和判断出窗口期内正确数据位,从而滤去串行线路上的噪声得到纯净的串行数据,这大大增强了串行通信的可靠性。文章利用Quartus软件对设计进行编译、综合、仿真。仿真结果表明该电路能有效滤去串行线路上噪声,极大增强了接收电路的抗噪声性能。

SOI SRAM灵敏放大器中动态体放电技术研究

在SOI SRAM锁存器型灵敏放大器中,设计了一对小的下拉管,用来动态地释放交叉耦合反相器中N管上的体电荷。这种动态体放电的方法有效地解决了部分耗尽SOI CMOS器件体电位不匹配的问题,得到了可重复性低阈值电压,提高了SRAM的读取速度。

一种32位浮点DSP中的串行通信口的设计

简要介绍串行通信口芯片的接口、功能,详细讨论了串行通信口的系统级、行为级、RTL级的设计过程,并在RTL级设计中提出了几种实现资源共享的方法,精简了系统设计结构,有效地减小了芯片的面积。

一种新型地址变化探测技术在SRAM中的应用

本文提出了一种采用两级电路实现的地址变化探测器。与传统地址变化探测电路相比较,该设计显著提高了SRAM的抗噪声、抗干扰能力。

基于流水线结构的浮点加法器IP核设计

浮点加法运算是浮点运算中使用频率最高的一种运算,本文采用了五级加法器流水线结构,并使用Verilog HDL硬件描述语言对其进行编码。利在使用SMIC 0.18um CMOS工艺库进行综合,工作频率能达到500MHz。