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武汉近代城市规划小史 被引量:12
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作者 李百浩 王西波 薛春莹 《规划师》 2002年第5期20-25,共6页
武汉作为沿江城市中开埠最早、近代城市规划活动活跃的城市之一,经历了“租界-汉口-武汉”的规划发展历程。作者简要介绍了武汉近代时期的城市规划活动,分析其特征及对现代的影响。
关键词 近代史 城市规划 武汉市
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一种用于无线收发机的11 bit 150 MS/s Sub-range SAR ADC IP
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作者 何秀菊 薛春莹 +3 位作者 王亚 李福乐 张春 姜学平 《微电子学与计算机》 CSCD 北大核心 2017年第5期1-5,11,共6页
提出一个用于无线收发机的双通道11bit 150 MS/s逐次逼近型(SAR)模数转换器(ADC).ADC的两通道都采用Sub-range SAR的结构,电路中使用自举开关采样,提高电路的线性度;采用全动态比较器,以节省功耗;使用基于等效门控环形振荡器的异步高速... 提出一个用于无线收发机的双通道11bit 150 MS/s逐次逼近型(SAR)模数转换器(ADC).ADC的两通道都采用Sub-range SAR的结构,电路中使用自举开关采样,提高电路的线性度;采用全动态比较器,以节省功耗;使用基于等效门控环形振荡器的异步高速SAR逻辑,提高ADC的转换速度.此外,在CDAC中采用分裂电容设计以避免使用导通性不良的中间电压连接开关.本设计在Smic 55nm Low-Leakage CMOS工艺下流片.IP总面积是0.3mm^2,核的有效面积是0.046mm^2.测试结果为:在供电电压和参考电压为1.2V,采样率为150 MS/s的情况下,单通道消耗2.04mA的电流,SNDR为60.9dB,FOM值为17.9fJ/conv.-step.静态特性DNL和INL分别为+0.99/–0.81LSB和+2.21/–1.37LSB. 展开更多
关键词 模数转换器 sub-range SAR 自举开关 低功耗
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预算管理内部财务控制的探索思路
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作者 薛春莹 《财会学习》 2022年第16期164-166,共3页
企业借助预算管理以及内部财务控制,能够起到落实战略目标的作用,与此同时,对于促进各个部门之间更为协调地开展工作,不断激发广大员工的创造性、积极性以及潜力具有显而易见的价值。从现代企业管理的视角来说,虽然很多企业确实已经意... 企业借助预算管理以及内部财务控制,能够起到落实战略目标的作用,与此同时,对于促进各个部门之间更为协调地开展工作,不断激发广大员工的创造性、积极性以及潜力具有显而易见的价值。从现代企业管理的视角来说,虽然很多企业确实已经意识到内部财务管理控制的重要性,但是最终的实现结果却不够理想,鉴于此,本文以“预算管理内部财务控制”为主要研究对象,从企业预算管理以及财务控制的现状着手展开论述,以期相关研究内容能够为广大从业者带来一定的借鉴。 展开更多
关键词 预算管理 内部财务管理 财务控制
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对电子商务税收管理的探讨
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作者 薛春莹 《现代营销(下)》 2016年第7期148-149,共2页
税收管理工作随着电子商务交易形式的普及而带来更多特征,无形化、隐蔽性等成为税收管理过程中的新特点。本文将针对电子商务的发展变化进行深入分析,提出电子商务环境下,税收管理遇到的困难,并提出相应的意见和建议。
关键词 电子商务 税收管理 探讨
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图析武汉市近代城市规划(1861~1949) 被引量:5
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作者 李百浩 薛春莹 +1 位作者 王西波 赵彬 《城市规划汇刊》 CSSCI CSCD 北大核心 2002年第6期23-28,79,共7页
作为沿江城市中开埠较早的城市之一 ,武汉近代城市规划经历了前奏期、发展期、形成期和完善期四个时期 ,完成了“从三到一”① 的过程 ,留下大量珍贵的规划图纸 ,包括已经实施和未实施的 ,本文通过对各个时期部分规划图背景、内容的分... 作为沿江城市中开埠较早的城市之一 ,武汉近代城市规划经历了前奏期、发展期、形成期和完善期四个时期 ,完成了“从三到一”① 的过程 ,留下大量珍贵的规划图纸 ,包括已经实施和未实施的 ,本文通过对各个时期部分规划图背景、内容的分析 ,形象地描述了武汉近代城市规划的发展历程及其特征。 展开更多
关键词 武汉 近代史 城市规划 规划图
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A low power 11-bit 100 MS/s SAR ADC IP
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作者 王亚 薛春莹 +2 位作者 李福乐 张春 王志华 《Journal of Semiconductors》 EI CAS CSCD 2015年第2期130-134,共5页
This paper presents a dual-channel 11-bit 100 MS/s hybrid SAR ADC IR Each channel adopts flash- SAR architecture for high speed, low power and high linearity. Dynamic comparators in the coarse flash ADC and the fine S... This paper presents a dual-channel 11-bit 100 MS/s hybrid SAR ADC IR Each channel adopts flash- SAR architecture for high speed, low power and high linearity. Dynamic comparators in the coarse flash ADC and the fine SAR ADC further contribute to the reduction of power consumption. A gate-controlled ring oscillator generates a multi-phase clock for SAR logic, thereby allowing it to asynchronously trigger the comparator in the fine SAR ADC in high speed. MOM capacitors with a fully shielded structure provide enough matching accuracy without the need for calibration. This design was fabricated in SMIC 55 nm low leakage CMOS technology and the active area of dual-channel (I-Q) ADC is 0.35 mm2, while the core area is 0.046 mm2. It consumes 2.92 mA at a 1.2 V supply, for dual-channel too. The effective number of bits (ENOB) is 9.90 bits at 2.4 MHz input frequency, and 9.34 bits at 50 MHz, leading to a FOM of 18.3 fJ/conversion-step. 展开更多
关键词 analog-to-digital converter SAR hybrid ADC
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