2133Mb/s DDR3存储接口的物理设计

在40nm工艺下完成了一款高性能DSP芯片中DDR3存储接口的物理设计,提出并实现了DDR3存储接口的布局规划、时钟树和时序收敛方法.在布局规划阶段,综合考虑了面积、时序等因素,确定了DDR3的布图形状大小以及内部宏单元、IO单元的规划;在时序收敛阶段,分析了DDR3的时钟和路径结构,并针对关键路径进行精细的手工规划,提出并实现了自动化skew检查脚本框架,成功将各个PHY域内总线的偏差控制在40ps以内.实验结果表明,此设计达到了频率533 MHz、最大数据率2 133 Mb/s的目标.

基于AWGR的光电混合交换高性能计算互连网络

为了满足高性能计算机中互连网络的高吞吐量、低延迟需求,本文基于阵列波导光栅路由器(AWGR),提出了一种低延迟的光电混合交换的互连网络结构.该网络以"天河二号"超级计算机的互连网络拓扑结构为基础,使用无竞争阻塞的AWGR替代了部分电路由器,通过改进设计电路由器的光端口来实现与原有高阶路由器内部的电交换方式兼容.在此基础上,使用OMNeT++软件框架编写了新的光电混合交换网络的仿真模型.仿真结果表明,与原始网络相比,光电混合交换网络的总延迟降低了8%~10%.