面向功耗优化的CMOL电路容错映射

针对CMOS/纳米线/分子混合(CMOL)电路的缺陷导致电路功耗增加这一问题,提出基于单元限用的容错映射方法.首先建立缺陷对的功耗模型,分析常连缺陷对的映射模式对功耗的影响;然后通过高功耗单元的限用与功耗约束的设置,以减少高成本映射模式带来的功耗开销;最后采用改进的遗传算法完成电路容错映射. ISCAS标准测试电路的实验结果表明,所提方法在成功容错映射的基础上,有效地减少了电路的功耗与面积,同时对求解速度也有较好的优化.

基于分解的多路选择器工艺映射方法设计

针对Virtex-7系列FPGA架构,提出了一种基于分解的多路选择器工艺映射方法。选取多个细粒度规则多路选择器作为基准单元,将对应的优质工艺网表保存为模板,将N选1多路选择器递归分解为若干层紧密连接的基准单元并基于模板实现其优化映射。对比所提方法与综合工具Vivado及ABC的多路选择器工艺映射效果,实验数据表明该方法与Vivado相比可平均减少1.01%的查找表(LUT)开销与5.61%的时延,与ABC相比可平均减少20.82%的LUT开销与29.51%的时延,而且该方法时间复杂度低,平均运行速度比ABC快4.28倍。

基于初始解优化的FPGA布线方法

针对自主研发的现场可编程门阵列(FPGA)芯片,提出了一种基于初始解优化的FPGA布线方法。根据逻辑片布线结构,通过简单模式匹配对网表的逻辑单元引脚进行重构来生成低布线拥挤度的初始解,并在布线过程中按节点与漏端相结合的布线策略实现解的快速收敛。实验数据表明,所提方法在全局布线阶段可使拥塞数量下降16.6%,在详细布线阶段可使累计拥塞数量下降9.8%,而且运行时间缩短了7.8%,关键路径裕量提升了17.2%。