面向SoC系统的可扩展UVM自动化验证平台

得益于设计IP的成熟可靠性,目前SoC系统能够基于设计IP实现快速构建。在SoC系统构建过程中,往往需要考虑从IP模块到SoC系统的功能验证。为了能够减小SoC系统构建与功能验证之间的项目压力,提出了一种可快速构建、可扩展、可复用的自动化验证平台。该平台基于UVM、Python、Mako技术,同时具备SV、UVM、C的测试能力,可以快速部署验证平台,有利于验证环境,标准化测试指令规范了测试代码。在不同验证层次中投入试用,有效节省了96.9%的构建测试平台时间,减少了66.2%的测试框架代码,减少了66.4%的测试用例代码。该平台已作为独立EDA产品,参与到多个芯片研发。

一种面向SoC的全方位系统监测验证方案

伴随着目前SoC尺寸和复杂度的迅速增加,如何在系统层面实施充分完善的验证成为了一项重要挑战。棘手的工作不但来自于对系统层面各项硬件资源的调度和测试场景实现,也来自于如何从复杂的系统运行中获得有用的信息。为了让验证人员在仿真过程中及时掌握系统信息,提出一种面向SoC的全方位系统监测验证方案,基于UVM框架可以实时获得多种系统状态信息。该方案也是基于一种自动化的验证平台并在此之上将监测到的信息做了处理,以用来辅助验证人员更好地分析系统和定位问题。

面向SoC开发的一致性时钟信息管理方案

受益于芯片时钟优化处理技术,时钟信息的管理也变得更为复杂。一致性时钟信息缺失可能造成芯片时钟数据的错误输入和输出,继而影响最终后端综合结果。文中提出了一个覆盖芯片开发全流程的一致性时钟信息管理方案,采用Python、Tkinter、Graphviz技术共同实现对时钟信息进行中心化管理、可视化编辑、脚本批量处理。项目投入使用后,减少了整体时钟冗余信息32.8%,节省后端维护脚本时间76.0%,降低时钟信息出错率88.3%。多个部门利用一致性时钟信息获得所需信息,跨时钟域检查和后端综合均从该方案受益。

一种适用于VLSI实现的谐波电能计量算法

提出了一种适用于超大规模集成电路(以下简称VLSI)实现的谐波电能计量算法。该算法以电网中能量的分布为出发点,对基波和谐波分量采用了不同的数字滤波处理,并且通过一个前馈控制系统实现了滤波器中心频率对电网频率的跟随,达到了同步采样的效果,解决了在电网频率不准确时快速傅里叶变换(以下简称FFT)频谱泄漏造成的计量误差问题。与用小波包分解实现谐波电能计量的算法相比,该算法需要的滤波器更少,更节省硬件面积,因而更适合VLSI的设计实现。网表级仿真结果表明电网频率在±5%范围内波动时基波有功功率计量误差小于0.1%,各次谐波有功功率计量误差小于1%,完全能满足谐波电能计量的商业要求。集成了该算法的谐波电能计量芯片已投片生产。

一种用于谐波测量的全数字同步采样算法

提出了一种用于高精度谐波测量的全数字同步采样算法,其原理是根据电网的基波频率动态地调整过采样模数转换器(ADC)中抽取电路的抽取率,使得抽取后的系统采样频率可以跟随基波频率的变化而变化。与传统的模拟锁相环(PLL)和软件同步采样算法相比,该算法完全由数字电路实现,更加节省硬件面积,适合于数模混合系统的应用开发。文中给出了一个包含deltasigma ADC、频率测量模块、抽取率控制单元和64点快速傅里叶变换(FFT)计算引擎的、用于实际混合系统芯片设计的Simulink仿真模型。对于采样频率是1.6384MHz、带宽是1.6kHz(可计量31次谐波)的谐波测量系统,在电网频率波动±5%的条件下,同步采样后基波和谐波有效值误差分别小于0.001%和0.02%。

适合集成电路实现的非均匀同步过采样谐波测量算法

从集成电路设计的角度,提出了一种基于非均匀同步过采样技术的谐波测量算法。通过合理设计过采样和降采样2个阶段中非均匀采样时钟频率的概率分布函数,使得频域的非均匀采样噪声可以被忽略。降采样得到的数据可以视为均匀同步采样的结果直接采用快速傅里叶变换进行分析,降低了对分析过程运算能力的要求。利用采样时钟的非均匀特性,大幅简化了延时锁定环路时钟产生电路的复杂度,降低了电路实现代价。仿真结果显示,算法大幅提高了谐波测量的精度。

用于谐波测量的非均匀同步采样时钟产生方法

为了消除谐波采样中的频谱泄露并降低电路实现代价，提出非均匀同步过采样时钟产生方法．该方法使用延时锁定环路产生非均匀时钟，控制谐波采样的过采样间隔．通过合理设计过采样率、非均匀时钟频率的概率分布以及变化周期，使非均匀过采样噪声位于模数转换器输出带宽之外，减小了采样噪声对谐波频谱的调制影响，保证了非均匀时钟是统计意义上跟踪基波频率的同步时钟．过采样和时钟的非均匀特性大幅简化了延时锁定环路的结构，所需延时单元个数从3×10°减少到125．采样数据可以作为同步采样序列直接进行快速傅里叶变换运算，无需消除非均匀采样噪声和频谱泄露的操作．在使用1．6384MHz参考时钟、基波频率为46～54Hz的情况下，63次谐波范围内的谐波幅度和相位测量误差分别小于0．02％和0．031°．

异步Sigma-Delta调制的系统级设计

异步sigma-delta调制(asynchronous sigma-delta modulator,ASDM)在30-MHz带宽VDSL线路驱动器应用中,输出缓冲器的传输延时限制了系统的性能。本文采用时域分析的方法,得到了1阶、2阶ASDM系统的振荡频率与输入信号之间的关系,并给出了系统增益的表达式和3次谐波计算的经验公式,经Matlab仿真验证,具有较高的精度。本文的工作对ASDM的其他应用也具有较好的指导作用。

基于全数字锁相环的基波频率测量算法

本文提出了一种用于电能计量芯片的基波频率测量算法。其创新点是从系统设计出发,把基波频率测量与电能计量中过采样ADC的梳状积分级联抽取滤波(以下简称CIC)过程相结合,利用CIC、正交去调鉴频器、PI调节器和基波频率-CIC抽取率转换器共同构成一个全数字锁相环(以下简称ADPLL)。该锁相环可以有效地抑制输入信号中的直流、谐波和噪声,并且其硬件实现所需的计算单元和存储单元都很少,非常适合芯片化的产品应用开发。

用于VDSL的异步Σ-△调制D类线路驱动器设计

本文以30MHz带宽VDSL线路驱动器为设计目标,对1阶异步Σ-△调制(asynchronous sigma-delta modulation,ASDM)的D类线路驱动器进行了系统级设计,并在TSMC 0.25μm 3.3V CMOS工艺下完成了电路设计。对版图参数提取后仿真结果显示,在最慢工艺角(即ss工艺角)、125℃时,极限环频率可达到70MHz,在27MHz带宽内,输出信号幅值0.7V时的无杂散动态范围(SFDR)可达到63dBc。

利用控制流识别进行二进制翻译代码缓存压缩

为了扩展动态二进制翻译产生的本地翻译块,消除因分支目标重复产生的冗余本地代码和返回代码,降低代码缓存的内存占用,提出一种基于控制流识别的代码缓存压缩策略.通过分析投机与非投机2种扩展方式的利弊,结合嵌入式程序分支指令的特征,通过分支方向和偏移量识别对应的控制流;根据控制流选择适合本地翻译块的扩展方式,压缩动态二进制翻译的代码缓存.运行嵌入式基准测试程序时的实验数据表明,在实现该策略后,QEMU二进制模拟器代码缓存的内存占用降低了10％～40％.

一种12位400MHz电流开关型D/A转换器的设计

基于TSMC 0.25μm工艺、采用电流开关结构,设计了一个3.3 V 12位400 M采样率的D/A转换器。在电路中,设计了一种新的电压限幅结构,从而使其具有较好的动态性能。该D/A转换器在1 MHz输入信号下,无杂散动态范围(SFDR)达到83.75 dB;在12.5 MHz输入信号下,可获得70 dB的SFDR;在不同温度和工艺corner下,仿真得到的电路性能也都能达到上述指标。