基于65nm高速SRAM全定制设计

工艺进入65nm后,芯片集成度越来越高,器件的尺寸原来越小,加上走线宽度的减少,互连寄生效应越来越大,对SRAM的性能的影响也愈加显著。本文从全定制的设计流程出发,介绍了怎样实现SRAM不同功能模块之间的版图布局和IP的设计。在保证模块性能的同时,减少互连寄生对SRAM的影响,保证SRAM的高速运行。

一种由反相器构成的全定制时钟树

本文介绍了一种由反相器构成的全定制时钟树,采用clockmesh+H_tree结构;通过virtuoso画出来的版图对称性更好,然后提取lef和lib导入设计中。设计的时钟树具有时钟延时低、低skew等优点。

一种差分结构的时钟树结构分析

本文介绍了一种全定制的差分结构的时钟树结构,采用H型的时钟树网络,时钟信号从时钟IO进入后,单端信号转化成差分时钟双端信号,经过几级差分BUFFER单元,均匀分布在整个芯片,最后再转换成单端信号提供给存储IP的时钟端口。相比传统EDA工具生成的时钟树,有如下突出优点:功耗小,速度快,时钟偏差小。这种差分结构的时钟树电路能够满足250MHz频率存储芯片的时序收敛要求,并且经过了实际流片验证,证明此结构是可行的。

一种高速响应的Regulator结构

设计一种高速响应的Regulator电路结构,以期减小Regulator带载瞬变时输出电压的过冲现象。采用输出电压负反馈回路,对主运放的输出负载加以控制,从而在负载突变瞬间对功率管gate实现快速充放电。仅需较小的输出电容量(约几十个n F时),就可在输出电流0~500m A在1 ns突变时获得不超过100 m V的过冲电压和不超过60 ns的过冲宽度。设计的优越性在对比仿真中得以验证,适合应用于输出电流快速瞬变的条件下。