延迟锁相环控制模块的VLSI设计与实现

介绍了一种可用于DLL的控制模块,设计了控制模块的具体电路,并着重优化了控制算法,使其锁定速度快、支持的输入时钟信号频率范围大、延迟信号相位抖动小。采用SMIC 0.18μm CMOS工艺库进行设计和实现。经仿真测试,电路工作范围可达到10 MHz～1 GHz,最大锁定周期为32个输入时钟周期,最大相位抖动小于28 ps。整个控制模块芯片面积为300μm×350μm。

一种低复杂度DDFS的设计与ASIC实现

提出了一种基于ROM结构的直接数字频率综合器(DDFS)的实现算法和实现结构。采用三角函数分解法,降低了其对ROM的需求;并对电路进行优化设计,采用简单的移位相加,节省了乘法器,从而降低了整个电路的复杂度。用标准Verilog HDL实现整个DDFS;采用SMIC0.18μmCMOS工艺库进行设计和实现。经仿真测试,该方法输出的频谱杂散大于60dBc,仅需344位的ROM,工作频率可达100MHz。整个DDFS的芯片面积为300μm×350μm。可满足大多数无线通信系统的要求。

DVB-T中多速率DDC的设计与FPGA实现

针对DVB-T标准ETSI EN300744V1.5.1,设计了可用于DVB-T接收整机的多速率DDC模块,并在FPGA中仿真实现。在复用数字振荡混频模块的基础上,根据输入信号的不同带宽(6M/8MHz)选择不同的抽取滤波器组完成抽取因子为3或4的多速率处理任务,利用两级半带滤波器(HBF)级联完成4倍抽取滤波,单级奈奎斯特滤波器完成3倍抽取滤波。

基于FPGA的OFDM系统同步算法的研究

符号、载波偏移严重影响着正交频分复用(OFDM)接收系统的性能。本文在分析和研究同步估计算法的基础上,设计了一种OFDM同步系统实现方案,并对符号偏移,载波频偏和采样钟偏移的估计及补偿算法和具体电路实现进行了相应优化。并采用VirtexII系列xc2v1000FPGA进行实现验证,结果表明该同步系统不仅能有效地实现OFDM系统符号和载波同步,而且可降低硬件资源的消耗。

基于覆盖率驱动的SD-HOST的UVM验证

基于覆盖率驱动的验证,介绍SD-HOST的结构,划分SD-HOST的验证功能点。研究SD卡初始化过程并且完成了对应的测试案例的编写,搭建基于覆盖率驱动的SD-HOST的UVM验证平台。运行了大量随机和直接测试案例,给出SD卡单块读测试的仿真结果,以及完整的覆盖率统计结果。