一种高性能大数模幂协处理器SEA

大数模幂是许多公钥算法中的主要操作和计算瓶颈.SEA是一种针对大数模幂的高性能协处理器,其主要采用如下3种加速方法:①采用二进制并行模幂算法(PBME)和以基数长度为处理字长的高基数Montgomery算法(RBHRMMM);②将算法映射到脉动阵列处理结构,并交替计算平方和乘以掩盖RBHRMMM算法中的相关,同时应用定向技术消除PBME算法中的相关;③基于“先拆分乘法、后将累加压缩”的思想优化关键路径.SEA完成1024b完整大数模幂仅需72738个时钟周期,采用基于标准单元的正向设计流程实现,其面积为4.2×4.2mm2,等效门数为739933.目前,SEA已经在0.18μm1P6MCMOS工艺上流片成功,主频133MHz,峰值功耗为962.26mW,使用SEA后,完成一次1024bRSA签名仅需316.9μs.

TTA-EC:一种基于传输触发体系结构的ECC整体算法处理器

以传输触发体系结构(TTA)为基础,为支持大数运算扩展寄存器堆,增加模乘单元以加速模乘操作,提出一种ECC整体算法处理器TTA-EC.该处理器具有如下特点:(1)利用TTA工具链,可快速开发出基于TTA-EC的完整ECC公钥系统;(2)模乘单元将以基数为处理字长的高基数Montgomery算法与行共享流水结构相结合,具有良好的可扩展性;(3)流水单元实现矢量乘操作,并同时支持GF(p)和GF(2n)双有限域;(4)通过调整总线宽度和流水单元个数,可满足不同性能/面积约束.在0.18μm1P6MCMOS工艺下,其高性能和紧缩面积版本的规模分别为117.4K和40.6K,可分别在0.87ms和7.83ms内完成一次GF(p)或GF(2n)上的192位EC标量乘运算,峰值功耗分别为242.1mW和28.5mW.

传输触发体系结构指导下的ASIP自动生成

提出传输触发体系结构(TTA)指导下的专用指令集处理器自动生成方法,可有效地解决指令集生成、可重定向编译和微结构设计等问题.TTA只包括一种指令即传输指令,避免了指令集生成的问题;在该方法的软件工具链中,语义翻译和调度相互独立,调度器无需关心语义,解决了可重定向编译的问题;微结构设计遵循统一模板,其寄存器传输级描述可自动生成.另外,针对应用的性能优化与连接优化过程是自动完成的.在密码算法领域的应用验证了该方法的有效性.

银河TS-1微处理器的流水线

银河TS-1微处理器是国防科技大学计算机学院自行设计的具有自主版权的32位嵌入式微处理器。参考标准DLX5级流水线设计了银河TS-1流水线核基本的指令处理通路和数据通路，并以此为基础提出了一种更为高效的6级流水线：取指，译码，操作数准备，ALU执行，数据获取，写回。此6级流水线与5级流水线相比，硬件开销增加很少，但加速比大于1.54。

一种基于传输触发体系结构的可重构Hash函数处理器:TTAH

Hash函数是密码学中保证数据完整性的有效手段,性能需求使得某些应用必须采用硬件实现。本文通过分析常用Hash函数在算法上的相似性设计出了专用可重构单元,并将这些可重构单元耦合到传输触发体系结构中,得到一种可重构Hash函数处理器TTAH。常用Hash算法在TTAH上的映射结果表明:与细粒度可重构结构相比,其速度快,资源利用率高;与ASIC相比,可以在额外开销增加较小的前提下有效地支持多种常用Hash函数。

传输触发体系结构指导下的ECC整体算法处理器设计

以传输触发体系结构(TTA)为基础,为支持大数运算扩展寄存器堆,并增加模乘单元以加速模乘操作,提出一种ECC整体算法处理器.该处理器具有如下特点: ①利用TTA工具链可快速开发出ECC公钥系统;②模乘单元将以基数为处理字长的高基数Montgomery算法与行共享流水结构相结合,具有良好的可扩展性;③流水站实现矢量乘操作,并同时支持GF(p)和GF(2n)双有限域;④通过调整总线宽度和流水站个数,可满足不同性能/面积要求.在0.18μm CMOS工艺下,其高性能和紧缩面积版本的电路等效门数分别为117.4×103和40.6×103,可分别在0.87ms和7.83ms内完成一次GF(p)或GF(2n)上的192位EC标量乘运算.

一种面向Hash函数的粗粒度可重构处理结构：CRAH

通过分析常用Hash函数在处理结构上的相似性，本文提出了一种面向Hash函数的专用可重构处理结构——CRAH。它提供专用功能部件和层次化路由资源，可灵活有效地支持常用Hash函数。将几种常用Hash算法映射到CRAH上的结果表明：与现场可编程门阵列（PPGA）结构相比，CRAH的速度快，资源利用率高；与专用算法电路相比，CRAH在额外开销增加较小的前提下，能有效支持多种Hash函数。

一种高性能的嵌入式微处理器:银河TS-1

银河TS 1嵌入式微处理器是国防科学技术大学计算机学院设计的 32位嵌入式微处理器 ,完全正向设计 ,具有自主版权 .在体系结构上采用RISC内核 ,六级流水线 ,具有独立的数据Cache和指令Cache .特别的 ,TS 1具有两个取指部件的动态指令调度机制 ,拥有面向嵌入式应用的向量处理机制 ,采用基于内容复制 /交换的寄存器窗口技术的中断处理机制 ,支持WISHBONEIP核互连接口规范 ,具有良好的扩展性 .本文主要介绍TS 1的RISC核心设计思想和关键实现技术 ,最后给出性能评测结果 .TS 1设计已经在Altera的FPGAEP2 0K4 0 0EBC上面得到了验证 ,主频可以达到 36 .7MHz.

配置流驱动计算体系结构指导下的ASIP设计

为了兼顾嵌入式处理器设计中的灵活性与高效性,提出配置流驱动计算体系结构.在体系结构设计中将软/硬件界面下移,使功能单元之间的互连网络对编译器可见,并由编译器来完成传输路由,从而支持复杂但更为高效的互连网络.在该体系结构指导下,提出一种支持段式可重构互连网络的专用指令集处理器(ASIP)设计方法.该方法应用到密码领域的3类ASIP设计中表明,与简单总线互连相比,在不影响性能的前提下,可平均节约53%的互连功耗和38.7%的总线数量,从而达到减少总线数量、降低互连功耗的目的.

银河TS-1微处理器存储系统的设计与实现

介绍了TS-1存储系统的体系结构，针对设计和实现过程中的关键问题进行了讨论，包括Cache系统的设计和存储控制器的设计。最后对实现的结果进行了性能评测和理论分析，得到了Cache系统性能和处理器性能之间的关系。

面向TTA结构的可重定向周期精确模拟器的设计与实现

给出了一种面向传输触发体系结构的可重定向周期精确模拟器的设计与实现。该模拟器能够在不修改的情况下,对不同的TTA硬件体系结构设计进行高效的模拟。同时提供了方便的用户自定义扩展指令的添加接口。为了加快模拟速度,提出了一种预解释模拟机制。

领域内可重构功能单元自动生成方法

特殊功能单元可以有效加速处理器性能,然而由于其专用性,能够加速的应用有限。领域内可重构功能单元提供领域内的灵活性与高效性。文章提出针对特定应用领域生成可重构能单元的方法,该方法基于多个表达式自动生成高效的可重构功能单元。选取传输触发体系结构作为平台,在密码领域中三类算法的应用验证了该方法的有效性。