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模拟集成电路的系统级建模语言和方法分析
1
作者
路卢
《集成电路应用》
2023年第10期1-5,共5页
阐述可以处理复杂约束条件的模拟电路系统级建模领域专用语言和建模方法,该语言包含系统级模型建模所需的语法要素和语法规约,以及语言要素的语义同电路特征的对应关系,并给出将模拟电路元件、拓扑结构以及设计约束作为系统中的组件,以...
阐述可以处理复杂约束条件的模拟电路系统级建模领域专用语言和建模方法,该语言包含系统级模型建模所需的语法要素和语法规约,以及语言要素的语义同电路特征的对应关系,并给出将模拟电路元件、拓扑结构以及设计约束作为系统中的组件,以实现解耦的建模方法。实验表明,系统级建模方法为解决模拟集成电路设计中复杂约束条件解耦提供一个可行的解决思路,具有重要的研究价值。
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关键词
模拟集成电路
系统级模型
建模方法
领域专用语言
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职称材料
使用扩展逻辑效力的逻辑路径尺寸优化方法
被引量:
1
2
作者
路卢
彭思龙
《计算机辅助设计与图形学学报》
EI
CSCD
北大核心
2009年第11期1652-1660,共9页
为解决集成电路物理设计中考虑互连线影响的逻辑路径延迟优化问题,提出一个计入互连线负载的扩展的逻辑效力(ELE),并针对ELE给出一个可同时优化逻辑路径中各个逻辑门尺寸及各段互连线长度的优化流程.ELE在保留原有逻辑效力参数的同时,...
为解决集成电路物理设计中考虑互连线影响的逻辑路径延迟优化问题,提出一个计入互连线负载的扩展的逻辑效力(ELE),并针对ELE给出一个可同时优化逻辑路径中各个逻辑门尺寸及各段互连线长度的优化流程.ELE在保留原有逻辑效力参数的同时,使用互连寄生参数提取软件获得的Π型互连线参数,实现对带有互连线负载的逻辑门的传播延迟的描述和估计;逻辑路径优化流程采用效力延迟分配策略作为初始条件来表示各段互连线负载对总效力延迟的影响,将所用目标单元库和制造工艺的物理尺寸信息作为限制条件,以ELE表达式为核心展开优化计算,辅以动态规划办法,无需迭代运算,仅通过一轮计算即可求得全部结果.实验结果表明,该流程计算任务简单,资源耗费少,可以准确、快速地获得所需的逻辑门尺寸和互连线长度;结果清晰合理,与目标单元库和工艺库完全兼容.
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关键词
逻辑效力
互连线
尺寸调整
优化流程
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职称材料
32位稀疏树加法器的设计改进与实现
被引量:
2
3
作者
路卢
彭思龙
《微电子学与计算机》
CSCD
北大核心
2007年第12期24-28,共5页
提出了一种改进进位运算的32位稀疏树加法器。在对现有稀疏树加法器使用的进位运算算子"o"进行深入探讨的基础上,对该算子的表达式做出了适当改进,去除了原算子中进位输入须为0的前提条件,同时保留了原算子适用于稀疏树进位...
提出了一种改进进位运算的32位稀疏树加法器。在对现有稀疏树加法器使用的进位运算算子"o"进行深入探讨的基础上,对该算子的表达式做出了适当改进,去除了原算子中进位输入须为0的前提条件,同时保留了原算子适用于稀疏树进位结构的运算特性。采用该改进算子的32位稀疏树加法器可以并行地产生进位输入分别为0和1时的一对"和"输出,并可根据需要选择输出相应的结果。在1.2V130nm典型CMOS工艺条件下,经由HSPICE仿真,改进的32位稀疏树加法器的关键路径延迟为10.8FO4。结果表明,该加法器在运算能力得到扩充的同时,在运算速度方面也具有一定优势。
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关键词
稀疏树
并行前缀
加法器
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职称材料
题名
模拟集成电路的系统级建模语言和方法分析
1
作者
路卢
机构
中国科学院自动化研究所国家专用集成电路设计工程技术研究中心
出处
《集成电路应用》
2023年第10期1-5,共5页
基金
国家自然科学基金项目(62141416)。
文摘
阐述可以处理复杂约束条件的模拟电路系统级建模领域专用语言和建模方法,该语言包含系统级模型建模所需的语法要素和语法规约,以及语言要素的语义同电路特征的对应关系,并给出将模拟电路元件、拓扑结构以及设计约束作为系统中的组件,以实现解耦的建模方法。实验表明,系统级建模方法为解决模拟集成电路设计中复杂约束条件解耦提供一个可行的解决思路,具有重要的研究价值。
关键词
模拟集成电路
系统级模型
建模方法
领域专用语言
Keywords
analog circuit
system level model
modeling technique
domain specific language
分类号
TN402 [电子电信—微电子学与固体电子学]
TP312 [自动化与计算机技术—计算机软件与理论]
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职称材料
题名
使用扩展逻辑效力的逻辑路径尺寸优化方法
被引量:
1
2
作者
路卢
彭思龙
机构
中国科学院自动化研究所国家专用集成电路设计技术工程研究中心
出处
《计算机辅助设计与图形学学报》
EI
CSCD
北大核心
2009年第11期1652-1660,共9页
基金
国家科技支撑计划重点项目(2006BAK07B04)
文摘
为解决集成电路物理设计中考虑互连线影响的逻辑路径延迟优化问题,提出一个计入互连线负载的扩展的逻辑效力(ELE),并针对ELE给出一个可同时优化逻辑路径中各个逻辑门尺寸及各段互连线长度的优化流程.ELE在保留原有逻辑效力参数的同时,使用互连寄生参数提取软件获得的Π型互连线参数,实现对带有互连线负载的逻辑门的传播延迟的描述和估计;逻辑路径优化流程采用效力延迟分配策略作为初始条件来表示各段互连线负载对总效力延迟的影响,将所用目标单元库和制造工艺的物理尺寸信息作为限制条件,以ELE表达式为核心展开优化计算,辅以动态规划办法,无需迭代运算,仅通过一轮计算即可求得全部结果.实验结果表明,该流程计算任务简单,资源耗费少,可以准确、快速地获得所需的逻辑门尺寸和互连线长度;结果清晰合理,与目标单元库和工艺库完全兼容.
关键词
逻辑效力
互连线
尺寸调整
优化流程
Keywords
logical effort
interconnect
sizing
optimization flow
分类号
TN432 [电子电信—微电子学与固体电子学]
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职称材料
题名
32位稀疏树加法器的设计改进与实现
被引量:
2
3
作者
路卢
彭思龙
机构
国家专用集成电路设计工程技术研究中心
出处
《微电子学与计算机》
CSCD
北大核心
2007年第12期24-28,共5页
文摘
提出了一种改进进位运算的32位稀疏树加法器。在对现有稀疏树加法器使用的进位运算算子"o"进行深入探讨的基础上,对该算子的表达式做出了适当改进,去除了原算子中进位输入须为0的前提条件,同时保留了原算子适用于稀疏树进位结构的运算特性。采用该改进算子的32位稀疏树加法器可以并行地产生进位输入分别为0和1时的一对"和"输出,并可根据需要选择输出相应的结果。在1.2V130nm典型CMOS工艺条件下,经由HSPICE仿真,改进的32位稀疏树加法器的关键路径延迟为10.8FO4。结果表明,该加法器在运算能力得到扩充的同时,在运算速度方面也具有一定优势。
关键词
稀疏树
并行前缀
加法器
Keywords
sparse tree
parallel prefix
adder
分类号
TN432 [电子电信—微电子学与固体电子学]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
模拟集成电路的系统级建模语言和方法分析
路卢
《集成电路应用》
2023
0
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职称材料
2
使用扩展逻辑效力的逻辑路径尺寸优化方法
路卢
彭思龙
《计算机辅助设计与图形学学报》
EI
CSCD
北大核心
2009
1
下载PDF
职称材料
3
32位稀疏树加法器的设计改进与实现
路卢
彭思龙
《微电子学与计算机》
CSCD
北大核心
2007
2
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职称材料
已选择
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