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Montgomery模乘法器的实现与优化
被引量:
2
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作者
车文洁
董秀则
+1 位作者
高献伟
张晓楠
《计算机应用与软件》
2017年第3期312-315,333,共5页
蒙哥马利算法是公钥密码实现的基础算法,应用范围广泛。要想提高公钥密码体制的运算速度,设计运算速度快、消耗资源少、效率高的蒙哥马利模乘法器非常关键。根据蒙哥马利乘积算法实现了蒙哥马利乘法器,通过硬件描述语言分别对其进行FPG...
蒙哥马利算法是公钥密码实现的基础算法,应用范围广泛。要想提高公钥密码体制的运算速度,设计运算速度快、消耗资源少、效率高的蒙哥马利模乘法器非常关键。根据蒙哥马利乘积算法实现了蒙哥马利乘法器,通过硬件描述语言分别对其进行FPGA设计与实现,将其实现结构由串行结构优化为并行结构,在多占用资源约50%的基础上,速度实现了6倍左右的提高。与现有的相关研究成果相比,在增加耗用较少的资源的基础上速度实现大幅度的提升。
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关键词
MONTGOMERY算法
Montgomery模乘法器
FPGA
硬件描述语言协同
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职称材料
基于FPGA的进位保留Barrett模乘法器设计与实现
被引量:
1
2
作者
车文洁
高献伟
《电子设计工程》
2016年第4期7-9,共3页
在有限域上的模算术运算中,乘法运算最基础且最耗时,因此为提高公钥密码体质的运算速度,设计出运算速度快、消耗时间少的模乘法器非常关键。该文设计出进位保留Barrett模乘法器,乘法部分利用进位保留乘法器,求模运算部分利用Barrett约...
在有限域上的模算术运算中,乘法运算最基础且最耗时,因此为提高公钥密码体质的运算速度,设计出运算速度快、消耗时间少的模乘法器非常关键。该文设计出进位保留Barrett模乘法器,乘法部分利用进位保留乘法器,求模运算部分利用Barrett约减运算,用硬件描述语言进行FPGA设计与实现,避免了除法运算。对于192位的操作数,完成Barrett模乘需要约186个时钟周期,计算速率可以达到269.17 Mb/s。
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关键词
Barrett模约减
Barrett模乘法器
FPGA
硬件描述语言
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职称材料
基于FPGA的乘法器设计与实现
被引量:
1
3
作者
车文洁
高献伟
《北京电子科技学院学报》
2014年第4期74-80,共7页
本文分析介绍了几种基本乘法器的原理,它的实现基础是1-digit×1-digit乘法和多操作数加法。大多数FPGA系列包括快速实现和成本效益好的乘法器的基本元件。通过硬件描述语言分别对几种乘法器进行了FPGA设计与实现,最后从运算速度、...
本文分析介绍了几种基本乘法器的原理,它的实现基础是1-digit×1-digit乘法和多操作数加法。大多数FPGA系列包括快速实现和成本效益好的乘法器的基本元件。通过硬件描述语言分别对几种乘法器进行了FPGA设计与实现,最后从运算速度、所占用逻辑资源以及操作数长度等方面对乘法器的性能进行了分析和比较。
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关键词
乘法器
FPGA
硬件描述语言
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职称材料
题名
Montgomery模乘法器的实现与优化
被引量:
2
1
作者
车文洁
董秀则
高献伟
张晓楠
机构
北京电子科技学院
出处
《计算机应用与软件》
2017年第3期312-315,333,共5页
文摘
蒙哥马利算法是公钥密码实现的基础算法,应用范围广泛。要想提高公钥密码体制的运算速度,设计运算速度快、消耗资源少、效率高的蒙哥马利模乘法器非常关键。根据蒙哥马利乘积算法实现了蒙哥马利乘法器,通过硬件描述语言分别对其进行FPGA设计与实现,将其实现结构由串行结构优化为并行结构,在多占用资源约50%的基础上,速度实现了6倍左右的提高。与现有的相关研究成果相比,在增加耗用较少的资源的基础上速度实现大幅度的提升。
关键词
MONTGOMERY算法
Montgomery模乘法器
FPGA
硬件描述语言协同
Keywords
Montgomery algorithm Montgomery multiplier FPGA Hardware description language
分类号
TP333.2 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
基于FPGA的进位保留Barrett模乘法器设计与实现
被引量:
1
2
作者
车文洁
高献伟
机构
北京电子科技学院
出处
《电子设计工程》
2016年第4期7-9,共3页
基金
北京市教育教学改革项目(121)
北京电子科技学院教研基金项目(jy201218)
文摘
在有限域上的模算术运算中,乘法运算最基础且最耗时,因此为提高公钥密码体质的运算速度,设计出运算速度快、消耗时间少的模乘法器非常关键。该文设计出进位保留Barrett模乘法器,乘法部分利用进位保留乘法器,求模运算部分利用Barrett约减运算,用硬件描述语言进行FPGA设计与实现,避免了除法运算。对于192位的操作数,完成Barrett模乘需要约186个时钟周期,计算速率可以达到269.17 Mb/s。
关键词
Barrett模约减
Barrett模乘法器
FPGA
硬件描述语言
Keywords
Barrett modulo subtraction algorithm
Barrett modular multiplication
Field Programmable Gate Array
hardware description language
分类号
TN918.2 [电子电信—通信与信息系统]
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职称材料
题名
基于FPGA的乘法器设计与实现
被引量:
1
3
作者
车文洁
高献伟
机构
北京电子科技学院
出处
《北京电子科技学院学报》
2014年第4期74-80,共7页
文摘
本文分析介绍了几种基本乘法器的原理,它的实现基础是1-digit×1-digit乘法和多操作数加法。大多数FPGA系列包括快速实现和成本效益好的乘法器的基本元件。通过硬件描述语言分别对几种乘法器进行了FPGA设计与实现,最后从运算速度、所占用逻辑资源以及操作数长度等方面对乘法器的性能进行了分析和比较。
关键词
乘法器
FPGA
硬件描述语言
Keywords
Multiplier
Field Programmable Gate Array
hardware description language
分类号
TP332.22 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
Montgomery模乘法器的实现与优化
车文洁
董秀则
高献伟
张晓楠
《计算机应用与软件》
2017
2
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职称材料
2
基于FPGA的进位保留Barrett模乘法器设计与实现
车文洁
高献伟
《电子设计工程》
2016
1
下载PDF
职称材料
3
基于FPGA的乘法器设计与实现
车文洁
高献伟
《北京电子科技学院学报》
2014
1
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职称材料
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