RS(239,255)解码器的FPGA实现

针对RS(Reed-Solomon)解码实现过程中速度受限、价格过高等问题,从RS码结构出发,阐述了一种基于FPGA(F iled Programm ing Gate Array)的RS(239,255)解码器的Verilog HDL(Hardware DescriptionLanguage)设计方法。简单介绍了RS码的基本原理,并根据RS解码中的时域解码原理,将伴随式计算算法、BM(Berlekamp-M assey)迭代算法、Ch ien搜索算法、Forney算法用Verilog语言描述,利用A ltear公司的开发软件Quartus II将上述算法模块进行编译得到各电路功能模块,并进行了仿真。使用现场可编程门阵列A ltera公司的ACEX1K系列芯片,设计实现了在FPGA上解码工作频率最高达到14 MHz的RS(239,255)的硬件解码器。