基于硬件虚拟接口结构的系统域网络设计

提出了一种硬件虚拟接口结构(HVIA),从硬件逻辑设计的角度介绍了一个基于HVIA结构系统域网络(HVIA-Net)的实现关键技术,给出了33MHz、64位PCI环境下实际测试的通信性能,并与同类流行的高性能网络进行了性能比较.最后简要介绍了基于PCI-E总线的系统域网络HVIA-Net-E的实现方案.

HVIA:基于硬件的虚拟接口结构

本文提出了一种硬件虚拟接口结构 (HVIA) ,介绍了一个基于HVIA的系统域网络 (HVIA Net) 。

系统域网络总线接口实现技术

本文介绍了一个基于硬件虚拟接口结构的系统域网络 (HVIA Net)接口的逻辑实现 ,提出了基于硬缓冲的PCI接口实现技术和超长突发技术 。

GPU异构系统中的存储层次和负载均衡策略研究

GPU体系结构的革新和相应开发平台的发展使得GPU广泛地应用于科学计算领域。通过深入地分析GPU体系结构和存储层次的优缺点以及GPU上的关键性能特征,阐明了GPU体系结构、编程模型和存储层次之间的关系。针对GPU异构系统上的应用映射提出三种基本负载均衡优化策略:预取、流化、任务划分。试验结果揭示了不同的优化因子与优化效率之间的具体关联。

LRU-Assist:一种高效的Cache漏流功耗控制算法

随着集成电路制造工艺进入超深亚微米阶段,漏电流功耗在微处理器总功耗中所占的比例越来越大,在开发新的低漏流工艺和电路技术之外,如何在体系结构级控制和优化漏流功耗成为业界研究的热点.Cache在微处理器中面积最大,是进行漏流控制的首要部件.LRU是组相联Cache最常用的替换算法,而研究发现,访存操作命中LRU后半区的概率很低.LRU-Assist算法以Drowsy Cache、Cache Decay等控制策略为基础,在保证处理器性能不受影响的前提下,利用既有的LRU信息把Cache的关闭率平均提高了15%,大大降低了漏电流功耗.

CPU验证平台的研究与实现

针对CPU设计的特点,建立完善的验证平台对CPU的验证至关重要。介绍了CPU验证平台一般形式和特点,提出了面向高性能CPU功能验证的全芯片验证平台的结构和构造方法,阐述了基于硬件加速器的CPU验证平台的实现。该验证平台已成功验证了自主设计的CPU的正确性和兼容性。

基于CUDA平台的遗传算法并行实现研究

CUDA技术方便程序员在GPU上进行通用计算,但并没有提供随机数产生的应用接口。为此,本文提出并实现在CUDA开发平台上并行产生均匀随机数算法,测试证明算法可行。在此基础上优化基本遗传算法,并在GPU上并行实现其所有操作,提高其运行速度和准确度;分析了种群大小和遗传代数对此算法加速比及准确度的影响,并与MAT-LAB工具箱进行比较。实验表明,相比MATLAB遗传算法工具箱,基于CUDA平台实现的遗传算法性能更高,准确度更好。

组相联Cache中漏流功耗优化技术研究

随着集成电路制造工艺进入超深亚微米阶段,漏电流功耗在微处理器总功耗中所占的比例越来越大,在开发新的低漏流工艺和电路技术之外,如何在体系结构级控制和优化漏流功耗成为业界研究的热点.Cache在微处理器中面积最大,是进行漏流控制和优化的首要部件.本文提出了一种LRU-assist算法,利用既有的LRU信息,在保证处理器性能不受影响的前提下,cache的平均关闭率可达53%,大大降低了漏电流功耗.

高性能微处理器TLB的优化设计

虚拟存储是现代微处理器系统必不可少的存储模式。在虚存模式下,虚拟地址到物理地址的变换是流水线中最频繁的核心服务,容易处于决定处理器时钟周期的关键路径上。为加快虚存的访问,现代高性能微处理器实现了一种硬件地址映射结构:转换后援缓冲器(简称TLB);在分析TLB传统的地址映射机制的基础上,提出了基于虚区域和Cache块标记的预验证技术,结果表明该技术优化了TLB的设计,避免了TLB访问时延成为访存的瓶颈。

高性能通用微处理器体系结构关键技术研究

X处理器是我国自主设计的基于EPIC思想的高性能通用微处理器·介绍了8级流水线和OLSM执行模型,以很少的硬件代价克服了基本EPIC模型的局限性·设计了一种多分支预测结构,支持多条分支指令的并行执行,并通过判定执行减少分支指令的数目;设计了两级cache存储器,提出DTD低功耗设计方法,并通过前瞻执行隐藏访存的延迟·最后,展望了高性能通用微处理器的发展趋势·

EPIC微体系结构的存储级并行执行模型的研究

描述了一种可以有效提高存储级并行(Memory Level Parallelism,MLP)的指令优化锁步执行模型———OLSM(Opti mized Lock-Step execution Model)执行模型,并建立了一种能体现OLSM模型思想的层次存储结构.OLSM允许显示并行指令计算(Explicit Parallel Instruction Computing,EPIC)微处理器实现一定程度的乱序执行,解决了传统超长指令字(Very Long Instruction Word,VLI W)锁步执行的缺陷,可以充分利用结构中的大量计算和存储资源,最大化隐藏存储延迟、提高MLP.

EDSMT微体系结构研究

本文提出了一种多线程微处理器微体系结构EDSMT。EDSMT有效结合显示并行指令计算 EPIC和动态同时多线程DSMT技术,通过软、硬件协同的方式充分开发和有效支持多个层次的并行性。EDSMT能够降低硬件设计的复杂性,提高微处理器性能。

利用预测器降低令牌协议的通信量

令牌协议采用广播方式发送一致性消息,导致网络通信量大,限制了协议的扩展能力。提出预测的方法有效地消除令牌协议中的无用消息,从而降低了通信量。根据应用程序的读写失效比例提出3种预测策略。实验结果显示,采用512项的Owner预测器平均降低3.8%的连接通信量,Sharer预测器和Hybrid预测器分别平均降低了11%和7%的连接通信量。预测方法可以有效地降低令牌协议的通信量,提升令牌协议的扩展能力。

CPU桥ASIC设计中CPU模拟器的设计

功能模拟是设计高性能微处理器接口ＡＳＩＣ芯片的重要环节，目的是消除ＡＳＩＣ的功能性设计错误。为了更好地对ＡＳＩＣ芯片进行模拟，需要灵活、方便、能够体现微处理器行为的ＣＰＵ模型，文章将介绍了对一个ＣＰＵ行为模拟器的开发。

微处理器硬件验证平台的设计与应用

提出了面向高性能微处理器功能验证的全芯片验证平台的结构和构造方法,阐述了基于硬件加速器微处理器验证平台的实现。该验证平台提供了在线仿真和模拟加速两种验证模式,通用性好,已成功验证了自主设计的64位通用微处理器的正确性和兼容性。

优化迁移共享的自适应令牌协议

针对写作废的一致性协议在处理迁移特征时需要2次访问的特征,提出了一种自适应的令牌协议,根据数据的读/写处理器和数据的令牌信息判断数据是否具有迁移特征.如果数据具有迁移特征,则请求者的状态变为可以避免迁移访问序列中出现写访问的状态MG,从而消除了迁移特征中的写作废次数.结果表明,所提出的自适应令牌协议在读访问时获取了数据所有权,避免了部分写失效的产生,从而使得平均失效延迟降低5%,通信量平均降低9%.

支持流数据传输的互连网络控制器研究与实现

本文提出一种支持流数据传输的互连网络控制器的设计。该设计应用于FT64流处理器上,使得多个流处理器能够通过高性能网络进行数据传输,以便进行并行流数据运算。该设计采用二维环绕网,使用虚通道避免死锁,支持多个流的数据同时传输。投片后的测试结果表明,该设计功能正确,核心频率为500MHz,链路时钟频率为400MHz,满足设计要求。

基于IA64架构的虚拟哈希页表的研究与实现

虚拟哈希页表(VHPT)是高性能微处理器系统实现虚拟地址到物理地址的转换映像,是存储管理的关键技术之一。本文在讨论IA64微处理器地址空间的基础上分析了单地址空间(SAS)和多地址空间(MAS)模型的应用需求,研究了长格式、短格式两种页表映射机制,实现了基于这两种格式的64位虚地址空间的哈希地址算法,增强了虚地址转换的性能。模拟结果表明,该设计与IA64架构兼容。

X处理器存储层次研究

随着计算机应用领域不断拓展,流媒体应用及科学计算正成为微处理器的一种重要负载。流媒体应用的特征是大量的数据并行、少量的数据重用以及每次访存带来的大量计算。因为带宽的限制,传统的微处理器结构很难满足这些特点。X处理器是一款流处理器,针对流应用特点,X处理器采用了新型的三级流式存储层次:局部寄存器文件、流寄存器文件和片外存储器,有效解决了带宽问题。本文在模拟平台采用了两种方法(RS码和测试程序)测试,验证了流存储层次解决带宽瓶颈的有效性,也证明了设计的正确性。

一款电容电池控制器的研究和设计

本文提出了一种新型的具有升降压功能的DC-DC控制器的设计方案,它工作在PWM/PFM控制方式下,用于对超级电容电池的供电进行控制。文中阐述了DC-DC控制器的发展背景和工作原理,从系统结构上对该芯片进行了研究设计和模拟验证,模拟结果表明该控制器很好的实现了不同负载下的高效率。