基于FPGA数字延迟单元的实现和比较

提出了基于FPGA的数字延迟线(DDL)设计的3种方法,并分析了各自的优缺点和适用范围。在AlteraQuartus II开发平台上采用Verilog HDL语言和其自带的IP CORE分别实现了3种数字延迟线的设计,借助于QuartusⅡ集成开发环境中提供的SignalTapⅡ嵌入式逻辑分析仪进行仿真和验证,最后运用多踪示波器观察了PCB板的实际波形输出。试验结果表明,三种方法都可以实现数字延迟线,且设计相对简单,延时精度高,工作稳定可靠。

建设创新型银行的思想基础——2006年主题教育有感

今年上半年，中国工商银行总行部署开展了“建设创新型银行，打造国际一流商业银行”的主题教育活动。明确要求，这次主题教育要增强广大员工的股东意识、公司市值意识、执行意识、程序至上意识。笔者认为，总行的要求抓住了关键，高屋建瓴，意义深刻，其目的在于用新的意识，引领我们建设现代创新型银行，以步入世界先进银行之林。