基于YOLOv3的芯片缺陷检测模型设计与优化

传统的芯片缺陷检测效率低,鉴于深度学习在机器视觉领域应用广泛且效果显著,基于YOLOv3神经网络模型设计了微波芯片缺陷检测模型并加以优化。将原来的损失函数改为完全交并比(CIoU)损失函数,以优化真实框与预测框之间重合度的计算方法;增加了空间金字塔池化(SPP)结构,以实现不同尺寸特征融合;用高效的k-means++聚类算法计算出更加适用于微波芯片缺陷数据集的初始锚框;采用空间注意力机制(SAM)提高模型对芯片缺陷图像的关注能力。实验结果表明,与YOLOv3模型相比,优化后的模型在芯片缺陷检测方面效果更佳,mAP@0.5提高了2.06%,mAP@[0.5∶0.95]提高了17.52%。

多上下文MQ编码器优化与VLSI实现

MQ(Multiple Quantization)编码器由于效率低下已经成为JPEG2000的性能瓶颈.本文对MQ编码算法中的上下文关系进行了提取,对索引表中的启动态和非暂态进行了分离,并提出一种用于预测索引值的方法.同时,对重归一化运算中出现的大概率事件和小概率事件进行分离,使其可并行对2个上下文完成编码.依据该算法,本文提出了一种多上下文并行处理的MQ编码器VLSI结构.实验结果表明,本文提出的MQ编码器能够工作在286.80MHz,吞吐量为573.60 Msymbols/sec,相比Dyer提出的Brute Force with Modified Byteout结构,本文的吞吐量提升约35%,且面积减小78%.

MQ编码算法优化及高速VLSI结构设计与实现

传统的JPEG2000MQ编码器串行编码效率低下,同时现有的多上下文并行编码的MQ编码器占用资源过大.本文对MQ编码算法中的运算流程,索引值和概率估计值的求解函数,条件交换和重归一化算法等四个方面进行了优化,减弱了上下文之间的依赖性,简化了条件交换和重归一化算法的复杂度.依据该算法,本文提出了一种高速的MQ编码器VLSI结构,实验结果表明,本文提出的MQ编码器VLSI结构能够工作在532.91MHz,吞吐率为532.91Msymbols/sec,相比Dyer提出的Brute force with modified结构,工作频率提高1倍,吞吐量提高近27%,且面积仅为其四分之一.

一种组合逻辑环转化方法

组合逻辑环能够减少电路逻辑资源,降低电路功耗,但是其难以被静态时序分析工具分析和计算,且难以生成功能验证向量和自动测试图形向量.针对此问题,提出一种组合逻辑环转化方法,以解决硬件描述语言以及高级语言逻辑综合阶段所面临的组合逻辑环拆分问题.不同于采用三值仿真策略的现有文献,引入了布尔可满足引擎对组合逻辑环电路进行了表征,使用静态逻辑蕴涵完成了环形电路的拆分.同时,根据环形电路的形成机理,提出了拆分组合逻辑环结构的规则,用于冗余向量优化以及非环电路的逻辑推理.实验结果表明,这种算法能够正确地拆分组合逻辑环结构,且转化时间短,转化后的电路规模小.

一种宽恒流范围数字控制LED驱动电路

为提高发光二极管(LED)驱动电路恒流稳定性,设计一种基于原边反馈反激变换器的数字恒流源作为驱动电路。采用数字软启动电路消除浪涌电流,避免了输出电压过冲。软开关技术的应用使得系统在整个恒流范围内的平均效率高达80.49%。逐周期的峰值电流控制实现了恒流输出。基于SMIC 0.18μm CMOS工艺进行物理设计,版图面积为14 370μm^2。仿真结果表明,该LED驱动电路可根据用户需求,通过调整电路参数,在提高输出电流稳定性的基础上实现400~1 000mA的恒流输出,输出电流纹波仅为0.28%。

数字电路并行全入度拓扑排序优化算法

针对当数字电路的时序难以满足优化目标时要进行设计迭代的问题, 通过改进产生线性序列的拓扑排序算法, 提出了并行全入度拓扑排序和数字电路并行全入度拓扑排序优化算法. 该算法通过对电路的有向图并行全入度拓扑排序, 得到电路中插入寄存器可选位置的详细信息; 然后结合得到的信息和优化目标, 直接选择流水线插入位置优化电路, 无需设计迭代. 实验结果表明, 插入同样级数流水线时, 使用文中算法优化的电路面积比重定时优化的减少20%-40%; 与经典有效重定时判定算法FEAS 相比, 该算法拥有更低的时间复杂度.

一种高精度快速响应欠压锁定电路设计

针对传统欠压锁定(UVLO)电路结构复杂和响应速度慢的问题,设计了一种高精度的快速响应欠压锁定电路。该电路整体均由CMOS管组成,结构简单且易于实现。采用电流模控制技术,随电源电压呈二次方曲线变化的自偏置电流控制阈值电压的产生,有效提高了电路的响应速度。该欠压锁定电路基于0.18μm BCD工艺设计,并利用HSPICE进行仿真验证,当电源电压在0 5 V区间变化时,输出电压翻转的上阈值门限为3.91 V,相应下阈值门限为3.82 V,迟滞量为90 m V,温度在-40~125℃范围变化时,阈值门限电压容差仅为0.9μV,可实现输出电压的高精度转换,电路面积仅为15μm×48μm。

一种低功耗UHF RFID标签数字基带处理器

超高频射频识别(UHF RFID)电子标签的低功耗设计是当前的研究热点与难点。数字基带部分的功耗占芯片总功耗的40%以上,而时钟模块的功耗约为基带部分的50%。针对此问题,设计了一种兼容EPC^(TM)C1G2/ISO 18000-6C协议的新型UHF RFID标签数字基带处理器。围绕时钟信号设计了新型数字基带架构,引入局部低功耗异步电路结构,并采用模块时钟的门控动态管理技术,尽可能降低功耗。该数字基带电路在FPGA上完成了功能实测,采用SMIC 0.18μm CMOS完成了芯片级的逻辑综合及物理实现。结果表明,版图面积为0.12mm^2,平均功耗为8.8μW。

RELIC-GNN:一种高效的状态寄存器识别算法

随着集成电路(IC)设计水平化、制造全球化的发展,由第三方厂商生产的大量硬件集成电路被应用于芯片设计中,这引起了人们对芯片中被插入设计后门/硬件木马的担忧。逆向工程可以恢复出集成电路芯片的设计网表,设计人员通过提取高层描述并分析关键逻辑可以判断设计功能是否被篡改。然而,逆向网表的可读性差,其数据路径和控制逻辑混杂在一起,难以快速、准确地抽象出高层描述。文中将该问题等价定义为网表路径结构分类问题,并提出一种基于图神经网络的高效状态寄存器识别算法。首先对网表预处理,消除工艺库的差异并降低建模复杂度;其次将网表建模为有向图,并提取其中每个寄存器的路径结构;然后将路径结构输入到构建好的图神经网络模型中,为每个寄存器生成相应的特征;最后对嵌入的特征进行聚类,将寄存器分为状态寄存器和控制寄存器。实验结果证明,该算法可以在百万门级网表上正确运行,其平均识别准确率达到约88.37%,相较于现有算法,在识别精度、运行速度、可迁移性等方面均有提升。

一种高性能多重峰值检测VLSI结构

现有的大部分峰值检测VLSI都是基于基-2的树结构,性能较低,还会消耗大量的芯片资源。针对此不足,提出一种高性能多重峰值检测VLSI。该峰值检测VLSI可在大量数据中找到N个峰值,并输出峰值的坐标。采用了控制电路同构化和数据通道"Push-Pull"机制,达到简化控制电路、压缩数据通路逻辑延迟的目的。基于TSMC 90nm CMOS工艺,对电路进行了性能评估。结果表明,在不同极值个数下,该VLSI最高频率可达1GHz,最大面积仅为42 205μm^2。

一种步进的单元散布拥塞消除算法

提出一种用于布局阶段的拥塞消除算法。首先,筛选出拥塞严重区域的高引脚数标准单元。然后,以步进的方式为这些标准单元设置隔离区域,使其散布,以消除该区域的拥塞。该方法能有效降低设计的短路违例,并减小总线长优化时序。采用提出的算法和SYNOPSYS公司的软件ICC,对一种采用SMIC 65nm标准单元工艺库的两百万门设计进行优化。与ICC的优化结果相比,采用该算法后,短路违例降低了12%,总线长缩短了7%,总违例时间减少了14%,但运行时间有所增加。

一种基于溢出值的局部拥塞消除技术

随着芯片的集成度越来越高,物理设计布局阶段的拥塞问题越发严重。提出了一种基于溢出值的局部拥塞消除技术,根据溢出值选择出拥塞密度最高的拥塞区域,然后基于模拟退火算法对该区域内的高引脚单元设置合适大小的隔离区域,以缓解局部拥塞。将提出的方法应用于SMIC 180 nm工艺的四万门设计和SMIC 55 nm工艺的七千门设计进行优化。相较于Synopsys的ICC工具的拥塞优化结果,提出的方法使设计规则违例下降48%,短路违例下降52%,总线长缩短5%,比现有文献的布线质量更好。

基于FPGA的以太网MAC层交换机设计与实现

针对交换式以太网的核心交换机设备,选用Artix-7系列FPGA芯片设计搭建多端口以太网MAC层交换机硬件。设计的Switch模块能够完成数据帧缓存、MAC地址识别与学习、数据帧的转发、缓冲区与端口控制功能,其独立平行MAC端口模块构架的设计便于硬件可编程扩展或重构,以灵活调整和合理利用片上硬件资源。经硬件验证、实验测试证明该方案构架可行,设计的交换机性能满足使用要求。

一种分组并行的范式霍夫曼编码VLSI结构

设计了一种基于状态机的分组并行加速排序的范式霍夫曼编码VLSI结构。取代了传统的串行排序方法,以分组并行排序的方式来加速频数和码长的计算过程,最终通过减少计算的时钟周期数来达到加速编码的目的。基于SMIC 0.18μm标准工艺,使用Synopsys Design Compiler对该结构进行逻辑综合。实验结果表明,相比于文献[1]的排序结构,编码256个字符时,该结构的编码速度提升约165%;压缩不同质量的100张图片时,最坏情况下平均压缩率提升了2.78%,最好情况下平均压缩率提升了12.24%。

OpenPARF:基于深度学习工具包的大规模异构FPGA开源布局布线框架

该文提出一个面向大规模可编辑逻辑门阵列(FPGA)的开源布局布线框架OpenPARF。该框架基于深度学习工具包PyTorch实现,支持GPU大规模并行计算求解。在布局算法方面,该文设计了一种新型非对称多静电场系统,对FPGA布局问题进行建模。在布线算法方面,该文支持对FPGA可编程逻辑块(CLB)内部布线资源进行准确建模,并在大规模不规则布线资源图上进行布线,提高了异构FPGA芯片布线器的性能和效率。该文在ISPD 2016和2017 FPGA竞赛数据集和工业标准级FPGA数据集上进行了实验,结果表明该框架可减少0.4%~12.7%的布线线长,并实现两倍以上布局效率提升。

一种面向ZynqNet硬件加速器的缓存优化结构设计

卷积神经网络ZynqNet广泛应用于边缘设备,但是现有FPGA硬件加速方案的帧率都小于30 FPS,较难满足实时性要求强的场景。文章聚焦于ZynqNet的FPGA加速性能提升,设计了基于多特征块并行计算结构,优化对Expand层的支持,增强了特征的复用,优化输出缓存,并可有效减少访存次数;设计了深度优先的特征和权重缓存机制,采用多Bank的缓存方式,仅需一个周期就能完成特征和权重的读取。基于Xilinx Xc7z045 FPGA芯片,完成了加速器硬件实现与性能测试,工作频率为166 MHz,计算性能为49 FPS,相比传统将整个网络部署到FPGA的方案,计算性能实现3倍加速,能效比提高了5倍。