基于FPGA的祖冲之算法硬件实现

为在现场可编程门阵列(FPGA)平台上更高效地实现祖冲之算法,提出一种新的硬件实现方法。利用祖冲之算法的迭代特性、并行特性以及模加的性质,减少加法器的使用数量,包括使用资源占用少、延时少的简单加法器替代资源占用多、延时长的进位保留加法器以及mod(231-1)加法器,实现祖冲之算法关键路径中多次mod(231-1)加法运算。使用QuartusⅡ与ISE软件进行了仿真验证,结果表明,该方法在芯片资源占用仅为305个slice的情况下达到了5.322 Gb/s的吞吐量,与目前已有的最优实现方法相比,芯片资源占用减少了近23%,单位面积的吞吐量提高了25.9%,可以在减少芯片硬件资源占用的同时快速实现ZUC算法。

特定素域上模运算的研究与硬件实现

基于素域上的椭圆曲线密码体制(ECC)被广泛应用,其中模运算是ECC中影响速度与资源的关键因素,本文对模运算进行了研究与硬件实现。采用提前模约减的方法,首先用二进制形式表示待求模的数并对其进行分组,其次分别提取每组的公因子并对公因子进行模约减,接着用约减后的数代换公因子并整理,最后进行模运算。该方法降低了模运算的复杂度,提高了运算效率。硬件仿真结果表明,本文研究的两种方法与Barrett约减算法相比,速度明显提高,资源大大减少。