基于RISC-V处理器的软硬件联合验证平台设计与实现

针对目前RISC-V处理器业界不成熟的验证思想和单一验证方法的欠合理性,提出一种软硬件联合验证平台。将原有处理器级的行为验证升级成SoC系统级的行为验证,并以此为基础,改进原有的单一软件验证和硬件验证模式,联合形成一种结构合理、内容清晰和便于移植的验证方案。并将提出的验证方案使用高级软件编程语言C++和验证描述语言SV HDL,运用verilator的软件验证和FPGA的硬件验证,实现基于RISC-V处理器的软硬件联合验证平台设计。实验结果表明,所设计的平台能够有效地提高验证的一般性和全面性,使用C语言进行验证降低了验证的门槛,增强了验证与实际应用的关联性,模块化设计和可移植性使其能够适应不同的设计需求和应用场景,为RISC-V处理器的进一步研究和开发提供了强有力的支持。

基于RISC-V处理器的SOC平台研究

通过对苏黎世联邦理工学院和博洛尼亚大学联合开发的RISC-V处理器核心CVA6进行研究和分析。在原CVA6 SoC平台基础上,通过对FPGA开发板的外设配置、内存接口以及引脚分配的重新配置,将CVA6 SoC平台部署到XC7K325T FPGA开发板上。在系统实现方面,对RISC-V平台上的操作系统移植进行了研究。基于Linux项目的源码,通过SD卡拷贝Linux镜像的方式,能够在部署CVA6 SoC的XC7K325T FPGA开发板上正常运行Linux操作系统。结果表明重新部署到开发板后的CVA6SoC平台能够正常运行。