核电厂数字化仪控系统网络时标对时系统设计

为解决系统中网络时标对时精度差、冗余切换慢和串口传输速率低等问题,设计了一种基于FPGA和CPU双处理器的网络时标对时系统,利用FPGA进行高精度IRIG-B解码及冗余零延时切换,并结合高速并口进行时间传输,CPU在1PPS中断时读取共享RAM区时间信息,当时间故障后可自动补偿时间。经过长时间的测试和应用结果表明,本技术具有精度高、零延时切换、性能稳定、故障自恢复等特点.具有较强的抗干扰能力。

基于FPGA的核电DCS功能安全与可靠性评估

探讨了一种基于FPGA技术的核电DCS 2oo4架构系统开展功能安全与可靠性评估方法。运用FMEA技术识别系统级、模块级关键故障模式,针对危险失效模式采取诊断或控制措施,改善和提高核电DCS产品的安全性和可靠性。采用FMEDA技术定量分析模块级产品的平均故障间隔时间及安全失效分数。实验测试结果表明,该方法已在某安全级DCS平台功能安全SIL3认证中得到了充分的应用与验证,同时也为同行业核电DCS系统功能安全认证及可靠性评估提供了参考。

IQ通道失衡对同时收发认知抗干扰系统的影响

针对同时收发认知抗干扰(SCAJ)系统中IQ通道失衡产生的镜像干扰降低网电空间数据链(CDL)抗干扰能力的问题,研究了IQ通道失衡的单/多频带SCAJ接收机干扰感知性能,推导出基于能量检测的IQ通道失衡接收机干扰检测概率和虚警概率,并据此提出了删除镜像信道干扰信号的有效方法。仿真结果表明,IQ通道失衡产生的镜像干扰降低了SCAJ接收机的检测概率,提出的镜像信道干扰信号删除方法可以减小IQ通道失衡的不利影响,从而提高数据链SCAJ系统性能。

核电安全级仪控系统形式化功能验证

提出了一种基于形式化技术的功能验证方法,对可编程逻辑模块级/子系统级进行功能验证.通过实例逻辑验证表明,依据功能验证平台,按照验证步骤对设计程序进行缺陷检查,测试用例能保证RTL代码结构和功能覆盖达到100%,并提供验证报告方便快速定位并进行缺陷修复,大大地降低了仪控系统在核电厂实际使用过程中出现问题的概率保证核电安全级仪控系统稳定性、可靠性和安全性的要求,为仪控系统提供更充分更有力的依据.

基于FPGA的核安全级数字化智能化仿真验证平台

针对第三代核电站核安全级数字化仪控系统的需求,提出了一种基于FPGA技术的数字化智能仿真验证平台,形成一个闭环的输入输出验证网络,真实模拟实际核电站的数字化仪控系统,智能地对系统及其子系统进行仿真验证。仿真验证结果表明,设计人员依据该智能仿真验证平台能够对设计程序进行缺陷检查,快速定位并进行缺陷修复,大大地降低了仪控系统在核电站实际使用过程中出现问题的概率,在保证数字化核安全级系统稳定性、可靠性和安全性要求的同时,又能满足验证平台的数字化、智能化,为仪控系统提供更充分、更有力的依据。

网电空间数据链的认知抗干扰技术

为了增强复杂电磁环境中网电空间数据链的抗干扰能力,提出了基于发送-感知-接收(T-S-R)工作模式的同时收发认知抗干扰(SCAJ)技术,通过在感知/接收周期内动态分配感知、接收时隙而实现实时抗干扰。针对所提同时收发抗干扰策略,研究了基于能量检测的干扰感知性能,推导出衰落信道下干扰检测概率的闭式表达,并分析了同时收发认知抗干扰系统容量。仿真结果表明,提出的同时收发认知抗干扰技术提升了网电空间数据链的干扰感知能力,且在自干扰较低时能够提高网电空间数据链系统容量。