异戊二烯与OH自由基反应机理及其振动光谱研究

采用红外傅里叶变换光谱仪测量了异戊二烯与羟基反应产物的红外光谱,并结合量子化学理论密度泛函方法对异戊二烯与羟基自由基的反应机理进行了理论研究。使用密度泛函B3LYP/6-31G(d,p)方法计算了异戊二烯羟基加成反应中每个反应物和产物的频率,实验与理论结果符合的很好。研究发现了破坏羟基进攻异戊二烯的反应通道,并从机理上探讨了阻断该关键反应通道的方法。

核壳分散相增强增韧聚丙烯机理浅析

首先选取POE对PP进行增韧,确定PP/POE二元共混物具备较高的强度和韧性的最佳比例。然后固定PP基体比例为85%,将PP、POE和PE 3种聚合物在一定条件下共混制备一系列三元共混物。借助SEM观察,在PP基体中发现了POE包覆PE的核壳结构分散粒子。通过建立这一系列三元共混物的形态-性能(屈服强度、悬臂梁冲击强度和落锤冲击能)关系,研究PE核相的核壳分散相的增韧机理。此外,通过Wu氏理论的发展进一步比较了二元和三元共混体系的增韧机理。结果表明,单独POE增韧PP能大幅度提升韧性但是会使材料强度降低;核壳结构分散相可使三元共混物的强度和韧性达到基本平衡,在最佳条件下相比原始PP韧性提高约2.5倍。

ZrF分子基态(X^2Δ)的光谱研究

现有Zr F分子的理论值与实验值偏差较大,且有一些光谱参数暂时还没有实验结果.本文基于群论及原子分子反应静力学推导出了Zr F分子的基态电子状态(X2Δ)和合理的离解极限.采用密度泛函理论(B3LYP,B3P86)和二阶微扰理论(MP2)方法,对Zr和F原子分别选择不同的基组进行结构优化和频率计算,根据计算结果及现有实验数据,分析得出在MP2方法下,对Zr使用Lan L2DZ基组,对F使用AUG-cc-PVTZ基组计算得出的结构与实验值较为符合.然后根据优化后的方法及基组扫描了基态Zr F分子的单点能,得到的基态Zr F分子的势能曲线数值,通过Level 8.0软件拟合了势能曲线并得出了一些光谱常数.最后,由拟合得到的光谱常数(De,ωe,ωeχe,Te,Be)与实验值和其他理论值进行了比较.本文的计算结果(Re=0.1859nm,De=7.1046e V,ωe=701.25cm-1,ωeχe=2.6398cm-1,Te=-9.3473cm-1,Be=0.3104cm-1)更接近于实验值.

聚丙烯三元共混物相形态的预测及成因研究

利用熔融共混挤出的方法制备不同组成比的聚丙烯(PP)/乙烯-辛烯共聚物(POE)/高密度聚乙烯接枝马来酸酐(HDPE-g-MAH)三元共混物,采用铺展系数法和最小自由能模型对PP/POE/HDPE-g-MAH共混物的相形态进行了预测,并对预测结果与实验结果进行对比。两种方法预测结果均表明,此三元共混物相形态呈现出少含量的POE和HDPE-g-MAH各自分散的状态,与实验观察的结果基本一致。但对PP三元共混物相形态观察发现,体系中还存在POE包覆HDPE-g-MAH的核壳结构分散相。为了研究三元共混物相形态的成因,分析了组分间相容性、分散相黏度及组成比对共混物微观形态的影响。流变测试与动态热机械分析结果表明,分散相黏度差异及组分间的相容性是相形态结构的主要成因,组成比对分散相形态种类和尺寸影响较大。

130nm CMOS工艺中应力对MOS器件饱和电流的影响

在深亚微米CMOS集成电路制造工艺中,应力对MOS器件性能的影响已经不可忽略。应力可以改变半导体载流子的迁移率,因此影响MOS器件的饱和电流。通过对不同版图布局的MOS器件饱和电流进行分析,研究了130 nm CMOS工艺中浅槽隔离(STI)和金属硅化物引起的应力对器件饱和电流的影响。结果表明,器件沟道长度方向的STI应力使PMOS器件饱和电流提高10%左右,同时使NMOS器件饱和电流降低20%~30%;而沟道宽度方向STI应力使NMOS器件饱和电流降低16%~20%,使PMOS器件饱和电流降低14%。相对来说,除了沟道长度方向的金属硅化物拉伸应力对NMOS器件影响较大外,金属硅化物引起的其他应力对MOS器件性能的影响较弱。通过对130 nm CMOS工艺应力的分析,可以指导版图设计,从而改善器件和电路性能。

热应力对深亚微米SRAM漏电流的影响

浅槽隔离(STI)技术广泛应用于深亚微米CMOS集成电路制造,是工艺应力主要的来源之一。CMOS工艺采用牺牲氧化层(SAC OX)、栅氧化层以及退火等多道热工艺过程,由此产生的热应力对集成电路漏电流有重要影响。使用TCAD软件对STI结构应力分布进行了仿真分析,通过分组实验对静态随机存储器(SRAM)芯片静态漏电流进行了测试分析。结果表明,牺牲氧化层工艺引起的热应力是导致SRAM漏电流的主要因素,其工艺温度越高,STI应力减小,芯片的漏电流则越小;而取消牺牲氧化层工艺可以获得更小的应力和漏电流。栅氧化层退火工艺可以有效释放应力并修复应力产生的缺陷,退火温度越高漏电流越小,片内一致性也越好。因此,对热工艺过程进行优化,避免热应力积累,是CMOS集成电路工艺开发过程中要考虑的关键问题之一。

Impact of STI indium implantation on reliability of gate oxide

The impacts of shallow trench isolation(STI)indium implantation on gate oxide and device characteristics are studied in this work.The stress modulation effect is confirmed in this research work.An enhanced gate oxide oxidation rate is observed due to the enhanced tensile stress,and the thickness gap is around 5%.Wafers with and without STI indium implantation are manufactured using the 150-nm silicon on insulator(SOI)process.The ramped voltage stress and time to breakdown capability of the gate oxide are researched.No early failure is observed for both wafers the first time the voltage is ramped up.However,a time dependent dielectric breakdown(TDDB)test shows more obvious evidence that the gate oxide quality is weakened by the STI indium implantation.Meanwhile,the device characteristics are compared,and the difference between two devices is consistent with the equivalent oxide thickness(EOT)gap.