基于上下文的自适应二进制算术编码的硬件实现

文章提出了一种适用H.264标准的自适应算术编码器的VLSI实现方案,它对算术编码的结构做了改进,用查表代替了乘法操作,并采用流水线结构实现,获得了较高的吞吐速率。在采用Verilog语言对编码模块进行描述后,用ALTEAR公司的现场可编程门阵列(FPGA)进行仿真验证。实验表明,这种流水线结构的算术编码器能够获得较高的编码速度。

Turbo码编码器IP核设计及验证

深入研究了Turbo码编译码理论,结合IMT-2000中W-CDMA标准进行编码器IP核设计,实现了两个分量编码器同时归零;对数据采用流水处理,并在内部加入了并串转换,使其方便地应用于编码器验证平台的SOPC系统中;采用QuartusⅡ开发工具在APEX20KE系列FPGA芯片上实现了具有高速性、可变码率的编码器,器件综合后最高频率达120 MHz,可以用于第三代移动通信系统.