用在可制造性设计中的光刻规则检查

可制造性设计(DFM)已经发展成为优化通晓制造技术设计中的有效工具,它包含从理论、规则到工具的整体应用来提升从设计到硅片的流程。基于制程模型的光刻规则检查(LRC),可查出没被设计规则检查(DRC)出来的设计布局的不足之处。本设计把光刻规则检查加入到设计流程中,用来优化设计规则,改善布局更有利光学邻近效应修正,使布局图形有更大的制程窗口。

以制造类工业软件赋能集成电路产业

广立微密切围绕业界一流客户的需求,解决集成电路生产制造过程中的实际成品率难题,同时也不断完善和建设自身产品生态,为制造业数字化转型提供有力的支撑随着集成电路产业的迅猛发展,5G移动通信、物联网、新能源汽车等新兴终端产业对于半导体芯片的性能、功耗、可靠性等方面的标准也越来越高,促使半导体行业多种新型需求同时爆发,也促进了各种新材料、新工艺、新器件的引进。伴随着工艺节点的推进,单颗芯片所集成的晶体管数呈几何级增长,如何提升芯片成品率已成为集成电路行业面临的最大难题之一。

偏离最佳条件的基于模型的光学邻近效应修正

提出了一种新型的与制程窗口紧密相关,被称为偏离最佳条件的基于模型的光学邻近效应模型,该模型包含制程参数变化的信息。该模型引导得到的修正的图形在工艺参数变化时也会表现得非常稳定,而且相对标准模型而言,缩短了建立模型的周期,节省了光罩出版的时间。

集成电路制造中的良率提升与签核方法分析

阐述签核(Signoff)与EDA之间的融合关系,探讨良率提升签核可以贯穿在晶圆厂制造过程中,为每阶段的工作提供可量化、可对标的技术工程指标,来表征芯片良率的重要性。通过系统性方法学、签核Signoff流程以及高维度宏观的良率管理,可有效地为集成电路的高质量、良率、性能和可靠性保驾护航。同时也表明Yield Enhancement Signoff工具可结合各种数据进行分析,通过设计测试芯片和优化测试流程,在集成电路生态系统中可不断地促进良率提升。