一种基于bang-bang鉴频鉴相器的全数字锁相环设计

提出一种基于bang-bang鉴频鉴相器和二进制搜索的全数字锁相环,该全数字锁相环主要由bang-bang鉴频鉴相器、带二进制搜索和自动增益调控的数字滤波器、基于阶梯型环形振荡器的三级数控振荡器组成,采用0.18CMOS工艺设计,仿真表明,该全数字锁相环频率输出范围为80~220 MHz,能够在80个周期内完成频率锁定,在500个周期内实现相位锁定,锁定时峰峰抖动22.55ps,RMS抖动3.342ps,整体功耗2.03mW@125 MHz左右.

一种应用于隔离通讯芯片的全数字时钟数据恢复电路

提出一种应用于隔离通讯芯片的全数字时钟数据恢复电路,该时钟数据恢复电路基于单环结构的锁相环进行设计,包括双模式bang-bang鉴频鉴相器,带二进制快速搜索算法和抖动抑制数字滤波器的状态机,以及三级环形数控振荡器等组成部分.电路完全基于0.18μmCMOS工艺库标准单元和硬件描述语言设计,具有锁定速度快、可移植性好、输出抖动小等优点.仿真结果表明该全数字时钟数据恢复电路锁定频率范围为18-80 MHz,能够在10μs内完成频率捕获,输出峰峰抖动137.13ps,RMS抖动32.39ps,1.8V供电电压下整体功耗为1.279mW@40 MHz.芯片整体版图面积350mm×250mm.

应用于全数字锁相环的高性能数控振荡器设计

全数字锁相环(ADPLL)是现代通信系统和计算机接口电路中的关键部件.数控振荡器(DCO)是ADPLL的核心模块电路,决定了ADPLL的整体性能.对比提出了一种基于标准单元技术的数控振荡器,采用粗调级与精调级级联的结构.该结构中的阶梯型粗调级,能够展宽频率调节范围、降低功耗;精调级采用插值电路,能够将粗调单元的延时步长细化,从而得到更高精度的输出时钟.基于Tower Jazz 0.18μm CMOS工艺,对该数控振荡器进行了仿真验证,显示该电路能够工作在不同的工艺角、温度下,输出200 MHz的时钟信号,频率分辨率为10ps,功耗为1.2mW,而且线性度高.该数控振荡器完全基于标准单元设计,通过数字流程实现,具有更高的可移植性,缩短了设计周期.

Extraction of Channel Length Independent Series Resistance for Deeply Scaled Metal-Oxide-Semiconductor Field-Effect Transistors

The recently developed four Rsd extraction methods from a single device, involving the constant-mobility method,the direct Id Vgs method, the conductance method and the Y-tunctlon metnoa, are evaluatea on 32 nm n-channel metal-oxide-semiconductor field-effect transistors （nMOSFETs）. It is found that Rsd achieved from the constant- mobility method exhibits the channel length independent characteristics. The L-dependent Rsd extracted from the other three methods is proven to be associated with the gate-voltage-induced mobility degradation in the extraction procedures. Based on L-dependent behaviors of Rsd, a new method is proposed for accurate series resistance extraction on deeply scaled MOSFETs.