一种适用于FPGA系统中的变速箱电路设计

设计了一种新型变速箱电路,变速箱两边采用同一时钟,不需要额外的时钟输入,使用计数器来控制位宽转变的整个过程,并产生标志位来控制变速箱数据的输入和输出。在不改变数据传输波特率的情况下,解决在传输过程中数据的重复或丢失问题,实现两边不同数据位宽的正确转换。电路适用于在FPGA系统中,模块之间或者各IP之间的数据位宽不匹配的情况下调整模块之间的数据位宽,从而实现各内部模块之间的数据位宽匹配。仿真结果表明,以66位数据转64位数据为例,在不影响有效数据传输速率的情况下,可以在32个时钟周期内完成数据的无损转换。

一种改进的40Gb/s以太网循环冗余校验方法及电路设计

针对在40Gb/s以太网规范中定义的循环冗余校验码(Cyclic Redundancy Code,CRC)计算关键路径过长的问题,提出了一种分块处理的方法来缩短每条关键路径的计算时间,从而满足时序的要求。对电路进行仿真,并使用中芯国际65nm工艺库进行综合。验证结果表明,提出的分块并行计算方法正确,并且能够提高CRC计算速度,满足时序要求。

基于自比较方法的硬件木马检测技术

硬件木马成为近年来硬件安全领域的一个新威胁。硬件木马可能在集成电路设计的各个阶段插入到电路中,一经流片,就不可修复更改,将对通信和安全等领域造成巨大损失。针对时序型硬件木马,提出一种不需要基准芯片的自比较硬件木马检测技术。即通过对电路添加相同重复的激励,比较对应激励在不同时间窗口的电流值,判断电路中是否含有木马。将高级加密标准(AES)加密电路在SMIC 0.18μm,0.13μm,65 nm,55 nm四种工艺库条件下进行仿真,并结合马氏距离处理实验数据,增加检测的区分度。仿真数据区分度提高了240.6倍,现场可编程门阵列(FPGA)实测数据增加了3.5倍。实验结果表明,基于自比较的硬件木马检测技术能够检测出比AES电路小2个数量级的硬件木马。

基于区域分割技术的硬件木马检测方法

提出了一种基于区域分割技术的硬件木马检测方法,通过电路设计和检测相结合的方式,在电路内植入能生成多种测试向量的自测试模块,且不同测试向量可使目标区域电路内部节点在工作时具有高、低翻转率的差异,采用区域独立供电网络设计及门控时钟控制区域分时工作等方法,提高由硬件木马产生的侧信道数据在整体电路侧信道数据中所占的比重,使含有硬件木马电路的侧信道数据与正常数据差异明显,从而更易于鉴别隐藏于电路中的硬件木马。仿真测试结果表明,本方法最高可检测出占总体电路规模0.3%的时序逻辑型硬件木马,与传统的硬件木马检测方式相比,明显提高了硬件木马检测的分辨率。

适用于10Gbps以太网物理层收发器的变速箱电路设计

提出一种新的变速箱电路的设计方法。在不降低变速箱两边数据传输比特率的前提下,使用电路中固定时钟源产生两个基础时钟,再通过这两个基础时钟组合成变速箱的输入时钟和输出时钟。其中组合后的时钟周期是不均等的,但是其平均周期值是定值,确保变速箱两边的传输比特率相等,从而解决在传输过程中数据的重复或者丢失问题,实现两边不同数据位宽的正确转换,可以广泛用于10 Gbps以太网的物理层收发器中的变速箱电路。

高速同步串行接口的设计与实现

采用自顶向下的设计方法,对高速同步串行接口电路进行了详细的研究。在寄存器配置单元中,通过多参数的设置实现高速同步串行接口的可配置,使用灵活,兼容性强。利用VHDL语言对SSC接口电路进行描述,并通过仿真和验证。采用TSMC 65nm工艺库,总线时钟为150MHz时,最大数据传输速率可达75Mbit/s,面积为11868um2,功耗为416.8uW,很好地满足了设计要求,可广泛应用于数字信号处理系统中。

基于PowerPC架构的波束指向算法的优化

基于PowerPC架构提出了一种波束指向算法的优化策略,分别从三角函数的速算优化、浮点数运算的优化、循环嵌套优化、基于PowerPC指令集的优化等方面来实现。通过提出的优化算法,算法处理时间缩短为原来的十分之一。提出的优化策略对其他平台算法开发和优化也具有一定的指导和借鉴意义。

一种自动识别信息并计算ECC值的DDR后门访问验证方法

当双倍速率内存(DDR)控制系统开启错误检查与纠正(ECC)功能时,若访问的数据宽度小于DDR memory的接口总宽度,在仿真时需要进行ECC计算并初始化DDR memory数据,否则不能正常仿真。传统的方法是通过DDR控制器进行前门访问的方式来初始化数据并计算ECC值,但该方法在仿真时会耗费大量的时间。为了减少仿真初始化数据的时间,同时实现灵活可配置且达到相同的验证目的,提出了一种自动识别配置信息并自动计算ECC值的DDR后门访问验证方法。该方法通过建立配置文件和数据文件,并采用System Verilog语言编写处理文件,实现自动提取信息的功能,并在处理文件中采用System Verilog语言模拟了和DDR控制器相同功能的ECC算法(Verilog语言实现),提取的数据经过模拟的ECC算法自动计算出ECC值,然后将ECC值和数据在仿真开始时通过后门方式提前加载到DDR memory,最后进行CPU读写DDR数据的仿真测试。仿真结果表明,在未初始化ECC数据时,仿真进入死循环。在初始化极小一段地址范围时,提出的方法比前门访问的方法减少约15.2%的时间,同时达到了相同的验证目的,且配置方便、易于验证。当初始化地址范围扩大到kB、MB、GB的数量级时,可减少数小时甚至更多的时间。提出的方法适用于各类型DDR系统(DDR2~DDR5)。

基于PI7C9X130的PCIE转PCI电路设计与实现

很多技术和设备都是基于外设部件互连标准(PCI)的,因接口技术等原因并没有大面积过渡到高速串行计算机扩展总线标准(PCIE),需要将PCIE与PCI进行数据转换后接入这些设备,所以有必要对PCIE转PCI数据转换技术进行研究。为了更加方便且高效地进行PCIE转PCI总线高速数据转换,设计了基于PI7C9X130的PCIE转PCI电路系统。详细介绍了硬件设计方案及测试方法,实验证明在PCB能正常工作的情况下改变下游PCI卡槽的工作模式,稳定运行至少30 min后传输时间及丢包率均小于10 ms和5×10^(-4),验证了设计的可行性与可靠性。