适合器件设计和电路模拟的SiGe基区HBT物理模型

提出了一个模拟ＳｉＣｅ基区ＨＢＴ器件特性的物理模型，在基区部分考虑了发射结处的价带不连续、大注入效应、Ｇｅ组份变化及重掺杂效应引起的能带变化的影响；在集电区分析时考虑了基区推出效应、载流子速度饱和效应、电流引起的空间电荷区效应以及准饱和效应。在此基础上给出了ＳｉＧｅ基区ＨＢＴ器件的电流和电荷公式。同时开发了ＳｉＧｅ基区ＨＢＴ的直流瞬态模型和小信号模型。利用修改的ＳＰＩＣＥ程序模拟了实际ＳｉＧｅ基区ＨＢＴ的器件和电路，通过同实际测量结果的比较，验证了模型的精确性。

优化阵列结构的5ns 32kb CMOS SRAM及其外围电路

设计了一个地址有效时间为５ｎｓ的３２ｋｂ（２ｋ×１６位）ＣＭＯＳ静态随机存储器。设计中采用优化的阵列结构、分段字线译码，以达到１．７５ｍＷ／ＭＨｚ的低功耗；采用位线平衡技术、高速两级敏感放大器及可预置电压的数据输出缓冲，以提高存储器的读写频率。同时，利用两级敏感放大器的层次式结构降低数据线的电压幅度，进一步降低了功耗。

容量可变的嵌入式同步SRAM电路的设计与实现

提出了一种容量可变的嵌入式同步ＳＲＡＭ。通过采用存储阵列的分块、敏感放大器的分级等技术，对电路的结构进行了优化。着重讨论了存储阵列的分块原则，分析了分块的字长、字数对电路的面积、速度、功耗等因素的影响。采用０．６－μｍＣＭＯＳ工艺，容量为２ｋ×１６ｂｉｔ的ＳＲＡＭ可工作在１００ＭＨｚ的频率下，芯片面积为２．５３ｍｍ×２．７５ｍｍ，平均功耗为４．７ｍＷ／ＭＨｚ。