双簇结构DSP的数据Cache优化

数字信号处理常常包含大量数据运算,这使得数据Cache成为影响其性能的关键因素。特别是对于我们研制的双簇VLIW结构YHFT DSP系列处理器,Cache的失效会导致整个内核八条流水线同时停顿。所以,减小Cache失效延迟能给处理器性能带来显著的提升。本文研究的主要问题是如何针对一级数据Cache的读失效操作进行优化,从四个方面进行,分别为提前发读请求、请求字优先、合并并行失效读和后台处理Snooping。模拟结果表明,采用这些优化措施后,处理器的性能提高了8.36%。

带定向通路的十读六写寄存器文件全定制设计

本文介绍了一个带定向通路的十读六写寄存器文件在0.18μmCMOS工艺下的全定制设计,与基于标准单元半定制寄存器文件相比,面积和功耗都缩小了近一半,延迟从2.34ns减小为1.2ns。在建立视图时,通过采用伪时序建模的方法大大减小了建模的工作量。该设计已运用于YHFT系列DSP芯片中。